Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example

ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

The Low Latency E-Tile 40G Ethernet Intel® FPGA IP core ສະຫນອງການທົດລອງ simulation ແລະການອອກແບບຮາດແວ example ທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີ Intel Quartus® Prime IP ຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ. ນອກຈາກນັ້ນ, ທ່ານສາມາດດາວໂຫລດການອອກແບບຮາດແວທີ່ລວບລວມໄວ້ໃນຊຸດການພັດທະນາສະເພາະຂອງອຸປະກອນ Intel ສໍາລັບການທົດສອບການໂຕ້ຕອບ. Intel FPGA IP ຍັງປະກອບມີການລວບລວມຂໍ້ມູນເທົ່ານັ້ນample ໂຄງການທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອປະເມີນພື້ນທີ່ຫຼັກ IP ແລະເວລາຢ່າງໄວວາ. The Low Latency E-Tile 40G Ethernet Intel FPGA IP ຮອງຮັບການອອກແບບ example ການຜະລິດທີ່ມີລະດັບຄວາມກ້ວາງຂອງຕົວກໍານົດການ. ຢ່າງໃດກໍຕາມ, ການອອກແບບ examples ບໍ່ໄດ້ກວມເອົາພາລາມິເຕີທີ່ເປັນໄປໄດ້ທັງໝົດຂອງ Low Latency E-Tile 40G Ethernet Intel FPGA IP Core.

ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• Low Latency E-Tile 40G Ethernet ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
  ສຳລັບຂໍ້ມູນລະອຽດກ່ຽວກັບ Low Latency E-Tile 40G Ethernet IP.
• Low Latency E-Tile 40G Ethernet Intel FPGA IP Release Notes
  IP Release Notes ລາຍຊື່ການປ່ຽນແປງ IP ໃນການປ່ອຍສະເພາະ.

ການສ້າງການອອກແບບ Example

ຂັ້ນຕອນ

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

Example Design Tab ໃນຕົວແກ້ໄຂພາຣາມິເຕີ Ethernet 40G latency ຕ່ຳ
ເລືອກຊຸດພັດທະນາສັນຍານຄວາມສົມບູນຂອງເຄື່ອງຮັບສັນຍານ Stratix 10 TX E-Tile E-Tile ເພື່ອສ້າງການອອກແບບ example ສໍາລັບອຸປະກອນ Intel Stratix® 10. ເລືອກ Agilex F-series Transceiver-SoC Development Kit ເພື່ອສ້າງການອອກແບບ example ສໍາລັບອຸປະກອນ Intel Agilex™.

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງຮາດແວການອອກແບບ example ແລະ testbench:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ ຕົວຊ່ວຍສ້າງໂຄງການໃໝ່
   ເພື່ອສ້າງໂຄງການ Intel Quartus Prime ໃຫມ່, ຫຼື File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການຊອບແວ Intel Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸຄອບຄົວ ແລະອຸປະກອນ.
   ໝາຍເຫດ: ການອອກແບບ example ຂຽນທັບການຄັດເລືອກດ້ວຍອຸປະກອນໃນກະດານເປົ້າຫມາຍ. ທ່ານລະບຸກະດານເປົ້າຫມາຍຈາກເມນູຂອງການອອກແບບ example ທາງເລືອກໃນ Example ແຖບການອອກແບບ (ຂັ້ນຕອນ 8).
2. ໃນລາຍການ IP, ຊອກຫາ ແລະເລືອກ Low Latency E-Tile 40G Ethernet Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
3. ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ຕົວແກ້ໄຂພາລາມິເຕີ IP ຂອງ Intel Quartus Prime ບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
4. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີ IP ປາກົດ.
5. ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
   ໝາຍເຫດ: Low Latency E-Tile 40G Ethernet Intel FPGA IP design example ບໍ່ໄດ້ຈໍາລອງຢ່າງຖືກຕ້ອງແລະບໍ່ເຮັດວຽກຢ່າງຖືກຕ້ອງຖ້າທ່ານກໍານົດພາລາມິເຕີຕໍ່ໄປນີ້:
   1. ເປີດໃຊ້ preamble pass-through ເປີດ
   2. ເວລາ latency ພ້ອມຕັ້ງເປັນຄ່າຂອງ 3
   3. ເປີດໃຊ້ການແຊກ TX CRC ປິດ
6. ໃນ Example ແຖບການອອກແບບ, ພາຍໃຕ້ Example ການອອກແບບ Files, ເປີດໃຊ້ທາງເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກທາງເລືອກ Synthesis ເພື່ອສ້າງການລວບລວມພຽງແຕ່ແລະການອອກແບບຮາດແວ examples.
   ໝາຍເຫດ: ໃນ Example ແຖບການອອກແບບ, ພາຍໃຕ້ Generated HDL Format, ພຽງແຕ່ Verilog HDL ສາມາດໃຊ້ໄດ້. ຫຼັກ IP ນີ້ບໍ່ຮອງຮັບ VHDL.
7. ພາຍໃຕ້ຊຸດການພັດທະນາເປົ້າໝາຍເລືອກຊຸດພັດທະນາສັນຍານຄວາມສົມບູນຂອງສາຍສົ່ງສັນຍານ Stratix 10 TX E-Tile ຫຼື Agilex F-series Transceiver-SoC Development Kit.
   ໝາຍເຫດ: ຊຸດການພັດທະນາທີ່ທ່ານເລືອກຂຽນທັບການເລືອກອຸປະກອນໃນຂັ້ນຕອນ
   1. ອຸປະກອນເປົ້າໝາຍ Intel Stratix 10 E-tile ແມ່ນ 1SG280LU3F50E3VGS1.
   2. ເປົ້າໝາຍອຸປະກອນ Intel Agilex E-tile ແມ່ນ AGFB014R24A2E2VR0.
8. ກົດ Generate Exampປຸ່ມອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
9. ຖ້າທ່ານຕ້ອງການແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (alt_e40c3_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ example directory name (ample_dir>).
10. ກົດ OK.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຕົວກໍານົດການຫຼັກ IP
  ໃຫ້ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບການປັບແຕ່ງຫຼັກ IP ຂອງທ່ານ.
• ຊຸດພັດທະນາຄວາມສົມບູນຂອງສັນຍານ Intel Stratix 10 E-Tile TX
• ຊຸດພັດທະນາ Intel Agilex F-Series FPGA

ການອອກແບບ Example Parameters

ພາລາມິເຕີໃນ Example Design Tab

ພາລາມິເຕີ	ລາຍລະອຽດ
ເລືອກການອອກແບບ	ທີ່ມີຢູ່ example ອອກແບບສໍາລັບການຕັ້ງຄ່າພາລາມິເຕີ IP. ເມື່ອທ່ານເລືອກການອອກແບບຈາກຫ້ອງສະໝຸດ Preset, ຊ່ອງຂໍ້ມູນນີ້ຈະສະແດງການອອກແບບທີ່ເລືອກ.
Example ການອອກແບບ Files	ໄດ້ files ເພື່ອສ້າງສໍາລັບໄລຍະການພັດທະນາທີ່ແຕກຕ່າງກັນ. •    ການຈຳລອງ- ສ້າງ​ຄວາມ​ຈໍາ​ເປັນ​ files ສໍາລັບການຈໍາລອງ example ການອອກແບບ. •    ການສັງເຄາະ- ສ້າງ​ການ​ສັງ​ເຄາະ​ໄດ້​ fileດ. ໃຊ້ເຫຼົ່ານີ້ files ເພື່ອລວບລວມການອອກແບບໃນຊອບແວ Intel Quartus Prime Pro Edition ສໍາລັບການທົດສອບຮາດແວແລະປະຕິບັດການວິເຄາະໄລຍະເວລາຄົງທີ່.
ສ້າງ File ຮູບແບບ	ຮູບແບບຂອງ RTL files ສໍາລັບການຈໍາລອງ—Verilog ຫຼື VHDL.
ເລືອກກະດານ	ຮາດແວທີ່ຮອງຮັບສໍາລັບການປະຕິບັດການອອກແບບ. ເມື່ອທ່ານເລືອກກະດານພັດທະນາ Intel, ໄດ້ ອຸປະກອນເປົ້າໝາຍ ແມ່ນອຸປະກອນທີ່ກົງກັບອຸປະກອນໃນຊຸດພັດທະນາ. ຖ້າເມນູນີ້ບໍ່ສາມາດໃຊ້ໄດ້, ບໍ່ມີກະດານສະຫນັບສະຫນູນສໍາລັບທາງເລືອກທີ່ທ່ານເລືອກ. ຊຸດພັດທະນາ Transceiver-SoC Agilex F-series: ທາງເລືອກນີ້ຊ່ວຍໃຫ້ທ່ານສາມາດທົດສອບການອອກແບບ exampໃນຊຸດພັດທະນາ Intel FPGA IP ທີ່ເລືອກ. ທາງເລືອກນີ້ອັດຕະໂນມັດເລືອກ ອຸປະກອນເປົ້າໝາຍ ຂອງ AGFB014R24A2E2VR0. ຖ້າການທົບທວນກະດານຂອງທ່ານມີລະດັບອຸປະກອນທີ່ແຕກຕ່າງກັນ, ທ່ານສາມາດປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ.
ສືບຕໍ່…

ພາລາມິເຕີ	ລາຍລະອຽດ
	ຊຸດການພັດທະນາຄວາມສົມບູນຂອງສັນຍານ Stratix 10 TX E-Tile Transceiver: ທາງເລືອກນີ້ຊ່ວຍໃຫ້ທ່ານສາມາດທົດສອບການອອກແບບ exampໃນຊຸດພັດທະນາ Intel FPGA IP ທີ່ເລືອກ. ທາງເລືອກນີ້ອັດຕະໂນມັດເລືອກ ອຸປະກອນເປົ້າໝາຍ ຂອງ 1ST280EY2F55E2VG. ຖ້າການທົບທວນກະດານຂອງທ່ານມີລະດັບອຸປະກອນທີ່ແຕກຕ່າງກັນ, ທ່ານສາມາດປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວ. ບໍ່ມີ: ທາງເລືອກນີ້ບໍ່ລວມເອົາລັກສະນະຮາດແວສໍາລັບການອອກແບບ exampເລ.

ໂຄງສ້າງໄດເລກະທໍລີ
The Low Latency E-Tile 40G Ethernet IP core design example file ໄດເລກະທໍລີປະກອບດ້ວຍສິ່ງຕໍ່ໄປນີ້ທີ່ສ້າງຂຶ້ນ files ສໍາລັບການອອກແບບ exampເລ.

ໂຄງສ້າງໄດເລກະທໍລີສໍາລັບການອອກແບບທີ່ສ້າງຂຶ້ນ Example

• ການຈໍາລອງ files (testbench ສໍາລັບການຈໍາລອງເທົ່ານັ້ນ) ແມ່ນຢູ່ໃນample_dir>/example_testbench.
• ການລວບລວມຂໍ້ມູນເທົ່ານັ້ນ example ການອອກແບບຕັ້ງຢູ່ໃນample_dir>/ compilation_test_design.
• ການ​ຕັ້ງ​ຄ່າ​ຮາດ​ແວ​ແລະ​ການ​ທົດ​ສອບ​ files (ການອອກແບບຮາດແວເຊັ່ນample) ຕັ້ງຢູ່ໃນample_dir>/hardware_test_design

ໄດເລກະທໍລີ ແລະ File ລາຍລະອຽດ

File ຊື່	ລາຍລະອຽດ
eth_ex_40g.qpf	ໂຄງການ Intel Quartus Prime file.
eth_ex_40g.qsf	ການຕັ້ງຄ່າໂຄງການ Intel Quartus Prime file.
ສືບຕໍ່…

File ຊື່	ລາຍລະອຽດ
eth_ex_40g.sdc	Synopsys* ຂໍ້ຈໍາກັດການອອກແບບ file. ທ່ານສາມາດຄັດລອກແລະດັດແປງສິ່ງນີ້ file ສໍາລັບການອອກແບບ Low Latency E-Tile 40G Ethernet Intel FPGA IP ຂອງທ່ານເອງ.
eth_ex_40g.srf	ກົດລະບຽບການສະກັດກັ້ນຂໍ້ຄວາມໂຄງການ Intel Quartus Prime file.
eth_ex_40g.v	ການອອກແບບ Verilog HDL ລະດັບສູງສຸດ example file.
eth_ex_40g_clock.sdc	ຂໍ້ຈໍາກັດການອອກແບບ Synopsys file ສໍາລັບໂມງ.
ທົ່ວໄປ/	ການອອກແບບຮາດແວ exampສະຫນັບສະຫນູນ files.
hwtest/main.tcl	ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console.

ການຈຳລອງການອອກແບບ Example Testbench
ທ່ານສາມາດລວບລວມແລະຈໍາລອງການອອກແບບໂດຍການແລ່ນ script simulation ຈາກຄໍາສັ່ງ.

1. ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນໄດເລກະທໍລີທີ່ເຮັດວຽກເປັນample_dir>/example_testbench.
2. ແລ່ນສະຄຣິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator

ຄໍາແນະນໍາເພື່ອຈໍາລອງ Testbench

ເຄື່ອງຈຳລອງ	ຄໍາແນະນໍາ
ModelSim*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ vsim -do run_vsim.do. ຖ້າເຈົ້າຕ້ອງການຈຳລອງໂດຍບໍ່ເອົາ ModelSim GUI, ພິມ vsim -c -do run_vsim.do. ໝາຍເຫດ: ເຄື່ອງຈຳລອງ ModelSim-AE ແລະ ModelSim-ASE ບໍ່ສາມາດຈຳລອງຫຼັກ IP ນີ້ໄດ້. ທ່ານຕ້ອງໃຊ້ເຄື່ອງຈຳລອງ ModelSim ອື່ນທີ່ຮອງຮັບເຊັ່ນ ModelSim SE.
VCS*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_vcs.sh
VCS MX	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_vcsmx.sh. ໃຊ້ສະຄິບນີ້ເມື່ອການອອກແບບມີ Verilog HDL ແລະລະບົບ Verilog ກັບ VHDL.
NCSim	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_ncsim.sh
Xcelium*	ໃນເສັ້ນຄໍາສັ່ງ, ພິມ sh run_xcelium.sh

ການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້: Simulation ຜ່ານໄປແລ້ວ. ຫຼື Testbench ສໍາເລັດ. ຫຼັງຈາກສໍາເລັດສົບຜົນສໍາເລັດ, ທ່ານສາມາດວິເຄາະຜົນໄດ້ຮັບ.

ການລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ Example ໃນ Hardware
ຕົວແກ້ໄຂຕົວກໍານົດການຫຼັກ Intel FPGA IP ຊ່ວຍໃຫ້ທ່ານສາມາດລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ example ສຸດຊຸດການພັດທະນາເປົ້າຫມາຍ

ເພື່ອລວບລວມແລະກໍາຫນົດຄ່າການອອກແບບ exampໃນຮາດແວ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ເປີດໃຊ້ຊອບແວ Intel Quartus Prime Pro Edition ແລະເລືອກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມເພື່ອລວບລວມການອອກແບບ.
2. ຫຼັງຈາກທີ່ທ່ານສ້າງວັດຖຸ SRAM file .sof, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການອອກແບບຮາດແວ example ໃນອຸປະກອນ Intel:
   1. ເລືອກ Tools ➤ Programmer.
   2. ໃນ Programmer, ຄລິກ Hardware Setup.
   3. ເລືອກອຸປະກອນການຂຽນໂປລແກລມ.
   4. ເລືອກແລະເພີ່ມກະດານ Intel TX ໃສ່ເຊດຊັນ Intel Quartus Prime Pro Edition ຂອງທ່ານ.
   5. ຮັບປະກັນວ່າໂໝດຖືກຕັ້ງເປັນ JTAG.
   6. ເລືອກອຸປະກອນ Intel ແລະຄລິກ Add Device. Programmer ສະແດງແຜນຜັງບລັອກຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນຢູ່ໃນກະດານຂອງທ່ານ.
   7. ໃນແຖວທີ່ມີ .sof ຂອງທ່ານ, ໃຫ້ໝາຍເອົາກ່ອງໃສ່ .sof.
   8. ເປີດຕົວເລືອກ Program/Configure ສໍາລັບ .sof.
   9. ກົດເລີ່ມຕົ້ນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການລວບລວມທີ່ເພີ່ມຂຶ້ນສໍາລັບການອອກແບບແບບລໍາດັບຊັ້ນແລະທີມງານ
• ການຂຽນໂປລແກລມ Intel FPGA ອຸປະກອນ

ການປ່ຽນແປງອຸປະກອນເປົ້າໝາຍໃນການອອກແບບຮາດແວ Example
ຖ້າທ່ານໄດ້ເລືອກຊຸດການພັດທະນາສັນຍານຄວາມສົມບູນຂອງສັນຍານ Stratix 10 TX E-Tile E-Tile Transceiver ເປັນອຸປະກອນເປົ້າຫມາຍຂອງທ່ານ, Low Latency E-Tile 40G Ethernet Intel FPGA IP core ຈະສ້າງຮາດແວ.ample ການອອກແບບສໍາລັບອຸປະກອນເປົ້າຫມາຍ 1ST280EY2F55E2VG. ຖ້າທ່ານໄດ້ເລືອກ Agilex F-series Transceiver-SoC Development Kit ເປັນອຸປະກອນເປົ້າໝາຍຂອງທ່ານ, Low Latency E-Tile 40G Ethernet Intel FPGA IP core ຈະສ້າງຮາດແວ example ການອອກແບບສໍາລັບອຸປະກອນເປົ້າຫມາຍ AGFB014R24A2E2VR0. ອຸປະກອນເປົ້າຫມາຍທີ່ກໍານົດໄວ້ອາດຈະແຕກຕ່າງຈາກອຸປະກອນໃນຊຸດການພັດທະນາຂອງທ່ານ. ເພື່ອປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວໃນການອອກແບບຮາດແວຂອງທ່ານ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ເປີດຕົວຊອບແວ Intel Quartus Prime Pro Edition ແລະເປີດໂຄງການທົດສອບຮາດແວ file /hardware_test_design/eth_ex_40g.qpf.
2. ໃນ​ການ​ມອບ​ຫມາຍ​ເມ​ນູ​, ໃຫ້​ຄລິກ​ໃສ່​ອຸ​ປະ​ກອນ​. ກ່ອງໂຕ້ຕອບອຸປະກອນຈະປາກົດຂຶ້ນ.
3. ໃນກ່ອງໂຕ້ຕອບອຸປະກອນ, ເລືອກເອົາຕາຕະລາງອຸປະກອນເປົ້າຫມາຍ E-tile ທີ່ກົງກັບເລກສ່ວນອຸປະກອນໃນຊຸດການພັດທະນາຂອງທ່ານ. ອ້າງອີງເຖິງການເຊື່ອມຕໍ່ຊຸດການພັດທະນາໃນ Intel webເວັບໄຊທ for ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
4. ການເຕືອນຈະປາກົດຂຶ້ນເມື່ອທ່ານເລືອກອຸປະກອນ, ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຂ້າງລຸ່ມນີ້. ເລືອກ No ເພື່ອຮັກສາການມອບໝາຍ PIN ທີ່ສ້າງຂຶ້ນ ແລະ ການມອບໝາຍ I/O.
   Intel Quartus Prime Prompt ສໍາລັບການເລືອກອຸປະກອນ
5. ປະຕິບັດການລວບລວມການອອກແບບຂອງທ່ານຢ່າງເຕັມທີ່.

ດຽວນີ້ທ່ານສາມາດທົດສອບການອອກແບບໃນຮາດແວຂອງທ່ານໄດ້.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຊຸດພັດທະນາຄວາມສົມບູນຂອງສັນຍານ Intel Stratix 10 E-Tile TX
• ຊຸດພັດທະນາ Intel Agilex F-Series FPGA

ກຳລັງທົດສອບ Low Latency E-Tile 40G Ethernet Intel FPGA IP Design ໃນຮາດແວ
ຫຼັງຈາກທີ່ທ່ານລວບລວມ Low Latency E-Tile 40G Ethernet Intel FPGA IP core design example ແລະ configure ມັນຢູ່ໃນອຸປະກອນ Intel ຂອງທ່ານ, ທ່ານສາມາດນໍາໃຊ້ System Console ເພື່ອດໍາເນີນໂຄງການຫຼັກ IP ແລະການລົງທະບຽນຫຼັກ PHY IP ເດີມທີ່ຝັງໄວ້ຂອງມັນ. ເພື່ອເປີດໃຊ້ System Console ແລະທົດສອບການອອກແບບຮາດແວ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເລືອກ Tools ➤ System Debugging Tools ➤ System Console ເພື່ອເປີດໃຊ້ລະບົບຄອນໂຊ.
2. ໃນ Tcl Console pane, ພິມ cd hwtest ເພື່ອປ່ຽນ directory ເປັນ /hardware_test_design/hwtest.
3. ພິມແຫຼ່ງ main.tcl ເພື່ອເປີດການເຊື່ອມຕໍ່ກັບ JTAG ແມ່ບົດ.

ການອອກແບບເພີ່ມເຕີມ exampຄໍາສັ່ງ le ແມ່ນມີຢູ່ໃນໂຄງການຫຼັກ IP:

• chkphy_status: ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະລັອກ PHY.
• chkmac_stats: ສະແດງຄ່າໃນຕົວນັບສະຖິຕິ MAC.
• clear_all_stats: ລຶບຕົວນັບສະຖິຕິຫຼັກ IP.
• start_pkt_gen: ເລີ່ມເຄື່ອງສ້າງແພັກເກັດ.
• stop_pkt_gen: ຢຸດເຄື່ອງສ້າງແພັກເກັດ.
• sys_reset_digital_analog: ປັບລະບົບ ໃໝ່.
• loop_on: ເປີດການຕິດຕໍ່ກັບລໍາດັບພາຍໃນ
• loop_off: ປິດການຕິດຕໍ່ກັນພາຍໃນ serial.
• reg_read : ຕອບຄ່າການລົງທະບຽນຫຼັກ IP ຢູ່ .
• reg_write : ຂຽນ ຕໍ່ກັບການລົງທະບຽນຫຼັກ IP ຢູ່ທີ່ຢູ່ .

ປະຕິບັດຕາມຂັ້ນຕອນການທົດສອບໃນພາກການທົດສອບຮາດແວຂອງການອອກແບບ example ແລະສັງເກດຜົນການທົດສອບໃນ System Console.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ການວິເຄາະແລະ Debugging ການອອກແບບດ້ວຍ System Console

ການອອກແບບ Exampລາຍລະອຽດ le

ການອອກແບບອີເທີເນັດທີ່ອີງໃສ່ 40G E-tile example ສະແດງໃຫ້ເຫັນການທໍາງານຂອງ Low Latency E-Tile 40G Ethernet Intel FPGA IP core, ມີ E-tile based transceiver interface ທີ່ສອດຄ່ອງກັບມາດຕະຖານ IEEE 802.3ba ມາດຕະຖານ CAUI-4. ທ່ານສາມາດສ້າງການອອກແບບຈາກ Example ແຖບການອອກແບບໃນຕົວແກ້ໄຂພາຣາມິເຕີ IP 40G Ethernet ຕ່ຳ Latency E-Tile.
ເພື່ອສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ທໍາອິດທ່ານຕ້ອງກໍານົດຄ່າພາລາມິເຕີສໍາລັບການປ່ຽນແປງຫຼັກ IP ທີ່ທ່ານຕັ້ງໃຈຈະສ້າງໃນຜະລິດຕະພັນສຸດທ້າຍຂອງທ່ານ. ການສ້າງການອອກແບບ example ສ້າງສໍາເນົາຂອງຫຼັກ IP; testbench ແລະການອອກແບບຮາດແວ exampໃຊ້ການປ່ຽນແປງນີ້ເປັນ DUT. ຖ້າທ່ານບໍ່ໄດ້ກໍານົດຄ່າພາລາມິເຕີສໍາລັບ DUT ເພື່ອໃຫ້ກົງກັບຄ່າພາລາມິເຕີໃນຜະລິດຕະພັນສຸດທ້າຍຂອງທ່ານ, ການອອກແບບ example ທ່ານສ້າງບໍ່ໄດ້ໃຊ້ການປ່ຽນແປງຫຼັກ IP ທີ່ທ່ານຕັ້ງໃຈ.

ໝາຍເຫດ:
testbench ສະແດງໃຫ້ເຫັນການທົດສອບພື້ນຖານຂອງຫຼັກ IP. ມັນບໍ່ໄດ້ມີຈຸດປະສົງເພື່ອທົດແທນສະພາບແວດລ້ອມການຢັ້ງຢືນຢ່າງເຕັມທີ່. ທ່ານຕ້ອງດໍາເນີນການກວດສອບທີ່ກວ້າງຂວາງກວ່າຂອງ Low Latency E-Tile 40G Ethernet Intel FPGA IP ອອກແບບຂອງທ່ານເອງໃນການຈໍາລອງແລະໃນຮາດແວ.

ຄຸນສົມບັດ

• ຮອງຮັບ 40G Ethernet MAC/PCS IP core ສໍາລັບ E-tile transceiver ໂດຍໃຊ້ອຸປະກອນ Intel Stratix 10 ຫຼື Intel Agilex.
• ສະຫນັບສະຫນູນ preamble pass-through ແລະການຝຶກອົບຮົມການເຊື່ອມຕໍ່.
• ສ້າງການອອກແບບ example ກັບ MAC ສະຖິຕິ counters ຄຸນນະສົມບັດ.
• ສະຫນອງ testbench ແລະ script simulation.

ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ເພື່ອທົດສອບ exampການອອກແບບ, ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້:

• ຊອບແວ Intel Quartus Prime Pro Edition
• ຄອນໂຊນລະບົບ
• ModelSim, VCS, VCS MX, NCSim, ຫຼື Xcelium Simulator
• ຊຸດພັດທະນາສັນຍານຄວາມສົມບູນ Intel Stratix 10 TX E-Tile Transceiver ຫຼືຊຸດພັດທະນາ Intel Agilex F-series Transceiver-SoC

ຄໍາອະທິບາຍຫນ້າທີ່
ພາກນີ້ອະທິບາຍເຖິງຫຼັກ 40G Ethernet MAC/PCS IP ໂດຍໃຊ້ອຸປະກອນ Intel ໃນເຄື່ອງຮັບສັນຍານ E-tile. ໃນທິດທາງການຖ່າຍທອດ, MAC ຍອມຮັບກອບລູກຄ້າແລະໃສ່ຊ່ອງຫວ່າງລະຫວ່າງແພັກເກັດ (IPG), ຄໍາບັນຍາຍ, ການເລີ່ມຕົ້ນຂອງຕົວຂັ້ນກອບ (SFD), padding, ແລະ CRC bits ກ່ອນທີ່ຈະສົ່ງພວກມັນໄປຫາ PHY. PHY ເຂົ້າລະຫັດກອບ MAC ຕາມຄວາມຕ້ອງການສໍາລັບການສົ່ງສັນຍານທີ່ເຊື່ອຖືໄດ້ຜ່ານສື່ໄປຫາປາຍຫ່າງໄກສອກຫຼີກ. ໃນທິດທາງທີ່ໄດ້ຮັບ, PHY ຜ່ານເຟຣມໄປຫາ MAC. MAC ຍອມຮັບກອບຈາກ PHY, ດໍາເນີນການກວດສອບ, ຖອດ CRC ອອກ, preamble, ແລະ SFD, ແລະສົ່ງສ່ວນທີ່ເຫຼືອຂອງກອບໃຫ້ກັບລູກຄ້າ.

ການຈຳລອງ

testbench ສົ່ງການຈະລາຈອນຜ່ານຫຼັກ IP, ປະຕິບັດດ້ານການສົ່ງແລະດ້ານຮັບຂອງຫຼັກ IP.

Low Latency E-Tile 40G Ethernet Design Example Block Diagram

ການອອກແບບ simulation example ການທົດສອບລະດັບສູງສຸດ file ແມ່ນພື້ນຖານ_avl_tb_top.sv. ນີ້ file ສະຫນອງການອ້າງອີງໂມງ clk_ref ຂອງ 156.25 Mhz ກັບ PHY. ມັນປະກອບມີວຽກງານສົ່ງແລະຮັບ 10 ຊຸດ.

Low Latency E-Tile 40G Ethernet Core Testbench File ລາຍລະອຽດ

File ຊື່	ລາຍລະອຽດ
Testbench ແລະ Simulation Files
ພື້ນຖານ_avl_tb_top.sv	ຫ້ອງທົດລອງລະດັບສູງສຸດ file. testbench instantiates DUT ແລະເຮັດວຽກ Verilog HDL ເພື່ອສ້າງແລະຍອມຮັບແພັກເກັດ.
ພື້ນຖານ_avl_tb_top_nc.sv	ຫ້ອງທົດລອງລະດັບສູງສຸດ file ເຂົ້າກັນໄດ້ກັບ NCSim simulator.
ພື້ນຖານ_avl_tb_top_msim.sv	ຫ້ອງທົດລອງລະດັບສູງສຸດ file ເຂົ້າກັນໄດ້ກັບ simulator ModelSim.
Testbench Scripts
run_vsim.do	script Mentor Graphics* ModelSim ເພື່ອແລ່ນ testbench.
run_vcs.sh	script Synopsys VCS ເພື່ອແລ່ນ testbench.
ສືບຕໍ່…

File ຊື່	ລາຍລະອຽດ
run_vcsmx.sh	Synopsys VCS MX script (ປະສົມປະສານ Verilog HDL ແລະລະບົບ Verilog ກັບ VHDL) ເພື່ອດໍາເນີນການທົດສອບ.
run_ncsim.sh	script Cadence NCSim ເພື່ອແລ່ນ testbench.
run_xcelium.sh	script Cadence Xcelium ເພື່ອແລ່ນ testbench.

ການ​ທົດ​ສອບ​ການ​ດໍາ​ເນີນ​ງານ​ສົບ​ຜົນ​ສໍາ​ເລັດ​ສະ​ແດງ​ຜົນ​ໄດ້​ຮັບ​ການ​ຢືນ​ຢັນ​ພຶດ​ຕິ​ກໍາ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

1. ລໍຖ້າໂມງ RX ຕົກລົງ
2. ການພິມສະຖານະ PHY
3. ສົ່ງ 10 ຊອງ
4. ຮັບຈຳນວນ 10 ຊຸດ
5. ກໍາລັງສະແດງ "Testbench ສໍາເລັດ."

ຕໍ່ໄປນີ້ sample output ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ທົດ​ສອບ simulation ສົບ​ຜົນ​ສໍາ​ເລັດ​:

• #ກຳລັງລໍຖ້າການຈັດຮຽງ RX
• # RX deskew ຖືກລັອກ
• # ລັອກການຈັດວາງເລນ RX ແລ້ວ
• #TX ເປີດໃຊ້ງານແລ້ວ
• #**ສົ່ງຟຮີ 1…
• #**ສົ່ງຟຮີ 2…
• #**ສົ່ງຟຮີ 3…
• #**ສົ່ງຟຮີ 4…
• #**ສົ່ງຟຮີ 5…
• #**ສົ່ງຟຮີ 6…
• #**ສົ່ງຟຮີ 7…
• #**ຮັບຊຸດ 1…
• #**ສົ່ງຟຮີ 8…
• #**ຮັບຊຸດ 2…
• #**ສົ່ງຟຮີ 9…
• #**ຮັບຊຸດ 3…
• #**ສົ່ງຟຮີ 10…
• #**ຮັບຊຸດ 4…
• #**ຮັບຊຸດ 5…
• #**ຮັບຊຸດ 6…
• #**ຮັບຊຸດ 7…
• #**ຮັບຊຸດ 8…
• #**ຮັບຊຸດ 9…
• #**ຮັບຊຸດ 10…

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ການຈຳລອງການອອກແບບ Example Testbench ໃນຫນ້າ 7

ການທົດສອບຮາດແວ
ໃນການອອກແບບຮາດແວ exampໃນນອກຈາກນັ້ນ, ທ່ານສາມາດດໍາເນີນໂຄງການຫຼັກ IP ໃນໂຫມດ loopback serial ພາຍໃນແລະສ້າງການຈະລາຈອນໃນດ້ານສົ່ງທີ່ loops ກັບຄືນໄປບ່ອນໂດຍຜ່ານຂ້າງຮັບ.

Low Latency E-Tile 40G Ethernet IP Hardware Design Example High Level Block Diagram

The Low Latency E-Tile 40G Ethernet hardware design example ປະ​ກອບ​ມີ​ອົງ​ປະ​ກອບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• Low Latency E-Tile 40G Ethernet Intel FPGA IP core.
• ເຫດຜົນຂອງລູກຄ້າທີ່ປະສານງານການຂຽນໂປລແກລມຂອງຫຼັກ IP, ແລະການສ້າງແພັກເກັດແລະການກວດສອບ.
• IOPLL ເພື່ອສ້າງໂມງ 100 MHz ຈາກໂມງປ້ອນຂໍ້ມູນ 50 MHz ໄປຫາການອອກແບບຮາດແວ exampເລ.
• JTAG ຕົວຄວບຄຸມທີ່ຕິດຕໍ່ສື່ສານກັບ Intel System Console. ທ່ານຕິດຕໍ່ສື່ສານກັບເຫດຜົນຂອງລູກຄ້າຜ່ານ System Console.

ປະຕິບັດຕາມຂັ້ນຕອນໃນການເຊື່ອມຕໍ່ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງເພື່ອທົດສອບການອອກແບບ example ໃນຮາດແວທີ່ເລືອກ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການທົດສອບ Low Latency E-Tile 40G Ethernet Intel FPGA IP Design ໃນ Hardware ໃນໜ້າ 9
• ການວິເຄາະແລະ Debugging ການອອກແບບດ້ວຍ System Console

ການທົດສອບການ Loopback ພາຍໃນ
ດໍາເນີນການຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອປະຕິບັດການທົດສອບການ loopback ພາຍໃນ:

1. ຕັ້ງລະບົບຄືນໃ່.
   sys_reset_digital_analog
2. ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະ PHY.
   chkphy_status
3. ເປີດການທົດສອບການ loopback ພາຍໃນ.
   loop_on
4. ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະ PHY. rx_clk ຖືກກໍານົດເປັນ 312.5 MHz ແລະ
   rx_pcs_ready ຖືກຕັ້ງເປັນ 1.
   chkphy_status
5. ເລີ່ມຕົ້ນເຄື່ອງສ້າງແພັກເກັດ.
   start_pkt_gen
6. ຢຸດເຄື່ອງຜະລິດແພັກເກັດ.
   stop_pkt_gen
7. Review ຈໍາ​ນວນ​ຂອງ​ການ​ຕິດ​ຕໍ່​ແລະ​ໄດ້​ຮັບ​ຊອງ​.
   chkmac_stats
8. ຍົກເລີກການທົດສອບ loopback ພາຍໃນ.
   loop_off

ການທົດສອບ Loopback ພາຍນອກ
ດໍາເນີນການຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອປະຕິບັດການທົດສອບການ loopback ພາຍນອກ:

1. ຕັ້ງລະບົບຄືນໃ່.
   sys_reset_digital_analog
2. ສະແດງຄວາມຖີ່ໂມງ ແລະສະຖານະ PHY. rx_clk ຖືກກໍານົດເປັນ 312.5 MHz ແລະ
   rx_pcs_ready ຖືກຕັ້ງເປັນ 1. chkphy_status
3. ເລີ່ມຕົ້ນເຄື່ອງສ້າງແພັກເກັດ.
   start_pkt_gen
4. ຢຸດເຄື່ອງຜະລິດແພັກເກັດ.
   stop_pkt_gen
5. Review ຈໍາ​ນວນ​ຂອງ​ການ​ຕິດ​ຕໍ່​ແລະ​ໄດ້​ຮັບ​ຊອງ​.
   chkmac_stats

Low Latency E-Tile 40G Ethernet Design Example ລົງທະບຽນ

Low Latency E-Tile 40G Ethernet Hardware Design Example ລົງທະບຽນແຜນທີ່
ລາຍຊື່ໄລຍະການລົງທະບຽນໜ່ວຍຄວາມຈຳທີ່ວາງແຜນໄວ້ສຳລັບການອອກແບບຮາດແວ exampເລ. ທ່ານເຂົ້າເຖິງການລົງທະບຽນເຫຼົ່ານີ້ດ້ວຍຟັງຊັນ reg_read ແລະ reg_write ໃນ System Console.

Word Offset	ປະເພດການລົງທະບຽນ
0x300-0x3FF	PHY ລົງທະບຽນ
0x400-0x4FF	TX MAC ລົງທະບຽນ
0x500-0x5FF	RX MAC ລົງທະບຽນ
0x800-0x8FF	Statistics Counter registers – TX direction
0x900-0x9FF	Statistics Counter registers – ທິດທາງ RX
0x1000-1016	ລົງທະບຽນລູກຄ້າ Packet

ລົງທະບຽນລູກຄ້າ Packet
ທ່ານສາມາດປັບແຕ່ງ Low Latency E-Tile 40G Ethernet hardware design example ໂດຍການຂຽນໂປຼແກຼມລູກຄ້າລົງທະບຽນ.

Addr	ຊື່	ບິດ	ລາຍລະອຽດ	HW Reset ຄ່າ	ການເຂົ້າເຖິງ
0x1008	ຕັ້ງຄ່າຂະໜາດແພັກເກັດ	[29:0]	ລະບຸຂະໜາດແພັກເກັດສົ່ງເປັນໄບຕ໌. ບິດເຫຼົ່ານີ້ມີການຂຶ້ນກັບ PKT_GEN_TX_CTRL ລົງທະບຽນ. • Bit [29:16]: ລະບຸຂີດຈຳກັດເທິງຂອງຂະໜາດແພັກເກັດເປັນໄບຕ໌. ອັນນີ້ໃຊ້ໄດ້ກັບໂໝດເພີ່ມເທົ່ານັ້ນ. • ບິດ [13:0]: — ສໍາ​ລັບ​ຮູບ​ແບບ​ທີ່​ຄົງ​ທີ່​, bits ເຫຼົ່າ​ນີ້​ລະ​ບຸ​ຂະ​ຫນາດ​ຂອງ​ການ​ສົ່ງ​ຜ່ານ​ເປັນ​ໄບ​ຕ​໌​. — ສໍາ​ລັບ​ຮູບ​ແບບ​ການ​ເພີ່ມ​ຂຶ້ນ​, bits ເຫຼົ່າ​ນີ້​ລະ​ບຸ​ໄບ​ຕ​໌​ເພີ່ມ​ສໍາ​ລັບ​ຊຸດ​.	0x25800040	RW
0x1009	ການຄວບຄຸມຈໍານວນຊຸດ	[31:0]	ລະບຸຈໍານວນແພັກເກັດທີ່ຈະສົ່ງຈາກເຄື່ອງສ້າງແພັກເກັດ.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• Bit [0]: ສະຫງວນໄວ້. • Bit [1]: packet generator ປິດການໃຊ້ງານ bit. ຕັ້ງຄ່າບິດນີ້ເປັນຄ່າ 1 ເພື່ອປິດເຄື່ອງສ້າງແພັກເກັດ, ແລະຣີເຊັດເປັນຄ່າ 0 ເພື່ອເປີດເຄື່ອງສ້າງແພັກເກັດ. • Bit [2]: ສະຫງວນໄວ້. • Bit [3]: ມີມູນຄ່າ 1 ຖ້າ IP core ຢູ່ໃນໂຫມດ MAC loopback; ມີມູນຄ່າ 0 ຖ້າລູກຄ້າແພັກເກັດໃຊ້ເຄື່ອງສ້າງແພັກເກັດ.	0x6	RW
ສືບຕໍ່…

Addr	ຊື່	ບິດ	ລາຍລະອຽດ	HW Reset ຄ່າ	ການເຂົ້າເຖິງ
			• ບິດ [5:4]: — 00: ໂໝດ Random — 01: ໂໝດຄົງທີ່ — 10: ຮູບແບບການເພີ່ມ • Bit [6]: ຕັ້ງບິດນີ້ເປັນ 1 ເພື່ອໃຊ້ 0x1009 ລົງທະບຽນເພື່ອປິດເຄື່ອງສ້າງແພັກເກັດໂດຍອີງໃສ່ຈໍານວນແພັກເກັດຄົງທີ່ທີ່ຈະສົ່ງ. ຖ້າບໍ່ດັ່ງນັ້ນ, bit [1] ຂອງ PKT_GEN_TX_CTRL ລົງທະບຽນຖືກໃຊ້ເພື່ອປິດເຄື່ອງສ້າງແພັກເກັດ. • ບິດ [7]: — 1​: ສໍາ​ລັບ​ການ​ສົ່ງ​ໂດຍ​ບໍ່​ມີ​ຊ່ອງ​ຫວ່າງ​ໃນ​ລະ​ຫວ່າງ​ຊອງ​. — 0​: ສໍາ​ລັບ​ການ​ສົ່ງ​ກັບ​ຊ່ອງ​ຫວ່າງ Random ໃນ​ລະ​ຫວ່າງ​ຊອງ​.
0x1011	ທີ່ຢູ່ປາຍທາງຕ່ຳກວ່າ 32 ບິດ	[31:0]	ທີ່ຢູ່ປາຍທາງ (ຕ່ໍາກວ່າ 32 ບິດ)	0x56780ADD	RW
0x1012	ທີ່ຢູ່ປາຍທາງເທິງ 16 bits	[15:0]	ທີ່ຢູ່ປາຍທາງ (ເທິງ 16 ບິດ)	0x1234	RW
0x1013	ທີ່ຢູ່ຕົ້ນສະບັບຕ່ໍາກວ່າ 32 ບິດ	[31:0]	ທີ່ຢູ່ແຫຼ່ງຂໍ້ມູນ (ຕ່ໍາກວ່າ 32 ບິດ)	0x43210ADD	RW
0x1014	ແຫຼ່ງທີ່ຢູ່ເທິງ 16 bits	[15:0]	ທີ່ຢູ່ແຫຼ່ງຂໍ້ມູນ (16 ບິດເທິງ)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	ຣີເຊັດ MAC loopback. ຕັ້ງຄ່າເປັນຄ່າ 1 ເພື່ອຣີເຊັດການອອກແບບ example MAC loopback.	1'b0	RW

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Low Latency E-Tile 40G Ethernet Control and Status Register Descriptions describes the Low Latency E-Tile 40G Ethernet IP core registers.

ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ
Low Latency E-Tile 40G Ethernet testbench ແມ່ນມີຢູ່ໃນຕົວຂອງມັນເອງ ແລະບໍ່ຕ້ອງການໃຫ້ທ່ານຂັບລົດສັນຍານເຂົ້າໃດໆ.

Low Latency E-Tile 40G Ethernet Hardware Design Example ສັນຍານການໂຕ້ຕອບ

ສັນຍານ	ທິດທາງ	ຄຳເຫັນ
clk50	ປ້ອນຂໍ້ມູນ	ໂມງນີ້ແມ່ນຂັບເຄື່ອນໂດຍ oscillator ກະດານ. • ຂັບຢູ່ທີ່ 50 MHz ໃນກະດານ Intel Stratix 10. • ຂັບຢູ່ທີ່ 100 MHz ໃນກະດານ Intel Agilex. ການອອກແບບຮາດແວ example ເສັ້ນທາງໂມງນີ້ໄປສູ່ການປ້ອນຂໍ້ມູນຂອງ IOPLL ໃນອຸປະກອນ ແລະກຳນົດຄ່າ IOPLL ເພື່ອຂັບໂມງ 100 MHz ພາຍໃນ.
clk_ref	ປ້ອນຂໍ້ມູນ	ຂັບຢູ່ທີ່ 156.25 MHz.
ສືບຕໍ່…

ສັນຍານ	ທິດທາງ	ຄຳເຫັນ
cpu_resetn	ປ້ອນຂໍ້ມູນ	ຣີເຊັດຫຼັກ IP. ມີການເຄື່ອນໄຫວຕໍ່າ. ຂັບ​ການ​ຕັ້ງ​ຄ່າ hard reset ທົ່ວ​ໂລກ csr_reset_n ກັບ​ຫຼັກ IP​.
tx_serial[3:0]	ຜົນຜະລິດ	Transceiver PHY output data serial.
rx_serial[3:0]	ປ້ອນຂໍ້ມູນ	Transceiver PHY ປ້ອນຂໍ້ມູນ serial.
user_led[7:0]	ຜົນຜະລິດ	ສັນຍານສະຖານະ. ການອອກແບບຮາດແວ example ເຊື່ອມຕໍ່ບິດເຫຼົ່ານີ້ເພື່ອຂັບ LEDs ໃນກະດານເປົ້າຫມາຍ. ບິດແຕ່ລະສະທ້ອນເຖິງຄ່າສັນຍານ ແລະພຶດຕິກໍາໂມງຕໍ່ໄປນີ້: • [0]: ສັນຍານຣີເຊັດຫຼັກເປັນຫຼັກ IP • [1]: ສະບັບແບ່ງອອກຂອງ clk_ref • [2]: ສະບັບແບ່ງອອກຂອງ clk50 • [3]: ລຸ້ນແບ່ງອອກຂອງໂມງສະຖານະ 100 MHz • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ອິນເຕີເຟດ ແລະລາຍລະອຽດສັນຍານໃຫ້ຄຳອະທິບາຍລະອຽດຂອງສັນຍານສັນຍານຫຼັກ IP Ethernet IP Latency ຕ່ຳ 40G ແລະສ່ວນຕິດຕໍ່ທີ່ເຂົາເຈົ້າຂຶ້ນກັບ.

Low Latency E-Tile 40G Ethernet Intel FPGA IP Archives
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime	ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
20.1	19.1.0	Low Latency E-Tile 40G Ethernet Design Example ຄູ່ມືຜູ້ໃຊ້

ປະຫວັດການດັດແກ້ເອກະສານສໍາລັບ Low Latency E-tile 40G Ethernet Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2020.06.22	20.2	20.0.0	ເພີ່ມການສະຫນັບສະຫນູນອຸປະກອນສໍາລັບອຸປະກອນ Intel Agilex.
2020.04.13	20.1	19.1.0	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ເອກະສານ / ຊັບພະຍາກອນ

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້