F-Tile Interlaken Intel FPGA IP Design Example
ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ
F-Tile Interlaken Intel® FPGA IP core ສະຫນອງການທົດສອບການຈໍາລອງ. ການອອກແບບຮາດແວ example ທີ່ຮອງຮັບການລວບລວມຂໍ້ມູນ ແລະການທົດສອບຮາດແວຈະມີຢູ່ໃນຊອບແວ Intel Quartus® Prime Pro Edition ເວີຊັ່ນ 21.4. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບ.
The testbench ແລະການອອກແບບ example ຮອງຮັບໂໝດ NRZ ແລະ PAM4 ສໍາລັບອຸປະກອນ F-tile. F-Tile Interlaken Intel FPGA IP core ສ້າງການອອກແບບ examples ສໍາລັບການປະສົມປະສານທີ່ສະຫນັບສະຫນູນຕໍ່ໄປນີ້ຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ.
IP ສະຫນັບສະຫນຸນການປະສົມປະສານຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ
ການປະສົມຕໍ່ໄປນີ້ແມ່ນຮອງຮັບໃນຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.3. ການປະສົມອື່ນໆທັງໝົດຈະຖືກຮອງຮັບໃນ Intel Quartus Prime Pro Edition ໃນອະນາຄົດ.
| ຈໍານວນເສັ້ນທາງ | ອັດຕາເລນ (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | ແມ່ນແລ້ວ | – | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ | – |
| 6 | – | – | – | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ |
| 8 | – | – | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ | – |
| 10 | – | – | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ | – |
| 12 | – | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ | ແມ່ນແລ້ວ | – |
ຮູບທີ 1. ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example
ໝາຍເຫດ: ການລວບລວມ ແລະການທົດສອບຮາດແວຈະມີໃຫ້ຢູ່ໃນຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.4.
ການອອກແບບຫຼັກຂອງ F-Tile Interlaken Intel FPGA IP example ສະຫນັບສະຫນູນຄຸນສົມບັດດັ່ງຕໍ່ໄປນີ້:
- TX ພາຍໃນເຖິງ RX serial loopback mode
- ສ້າງແພັກເກັດຂະໜາດຄົງທີ່ໂດຍອັດຕະໂນມັດ
- ຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານ
- ຄວາມສາມາດໃນການໃຊ້ System Console ເພື່ອຣີເຊັດການອອກແບບເພື່ອຈຸດປະສົງການທົດສອບຄືນໃໝ່
ຮູບທີ 2.High-level Block Diagram
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- F-Tile Interlaken ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
- F-Tile Interlaken Intel FPGA IP ບັນທຶກການປ່ອຍ
ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ເພື່ອທົດສອບ exampການອອກແບບ, ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້:
- ຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.3
- ຄອນໂຊນລະບົບ
- ສະຫນັບສະຫນູນ Simulator:
- ບົດສະຫຼຸບ* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE ຫຼື Questa*
ໝາຍເຫດ: ສະຫນັບສະຫນູນຮາດແວສໍາລັບການອອກແບບ example ຈະມີຢູ່ໃນຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.4.
ການສ້າງການອອກແບບ
ຮູບທີ 3. ຂັ້ນຕອນ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງ example ແລະ testbench:
- ໃນຊອບແວ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Intel Quartus Prime ໃໝ່, ຫຼືຄລິກ File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Intel Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ.
- ລະບຸອຸປະກອນຄອບຄົວ Agilex ແລະເລືອກອຸປະກອນທີ່ມີ F-Tile ສໍາລັບການອອກແບບຂອງທ່ານ.
- ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງ F-Tile Interlaken Intel FPGA IP. ປ່ອງຢ້ຽມ IP variant ໃໝ່ປະກົດຂຶ້ນ.
- ລະບຸຊື່ລະດັບສູງສຸດ ສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານເອງ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
- ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
ຮູບ 4. ຕົວຢ່າງample Design Tab
6. ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
7. ໃນ Exampໃນແຖບການອອກແບບ, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench.
ຫມາຍເຫດ: ທາງເລືອກການສັງເຄາະແມ່ນສໍາລັບຮາດແວ example ການອອກແບບ, ເຊິ່ງຈະມີຢູ່ໃນຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.4.
8. ສໍາລັບຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ, ທາງເລືອກ Verilog ແລະ VHDL ແມ່ນມີຢູ່.
9. ກົດ Generate Example ການອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
10. ຖ້າຫາກວ່າທ່ານຕ້ອງການທີ່ຈະປັບປຸງແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (ilk_f_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ exampຊື່ໄດເລກະທໍລີ.
11. ກົດ OK.
ໝາຍເຫດ: ໃນການອອກແບບ F-Tile Interlaken Intel FPGA IP exampດັ່ງນັ້ນ, SystemPLL ແມ່ນທັນທີອັດຕະໂນມັດ, ແລະເຊື່ອມຕໍ່ກັບ F-Tile Interlaken Intel FPGA IP core. ເສັ້ນທາງລຳດັບ SystemPLL ໃນການອອກແບບ example ແມ່ນ:
example_design.test_env_inst.test_dut.dut.pll
SystemPLL ໃນການອອກແບບ example ແບ່ງປັນໂມງອ້າງອີງ 156.26 MHz ດຽວກັນກັບເຄື່ອງຮັບສັນຍານ.
ໂຄງສ້າງໄດເລກະທໍລີ
F-Tile Interlaken Intel FPGA IP core ສ້າງສິ່ງຕໍ່ໄປນີ້ files ສໍາລັບການອອກແບບ example:
ຮູບທີ 5. ໂຄງສ້າງໄດເລກະທໍລີ
ຕາຕະລາງ 2. ການອອກແບບຮາດແວ Example File ລາຍລະອຽດ
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/ilk_f_0_example_design directory.
| File ຊື່ | ລາຍລະອຽດ |
| example_design.qpf | ໂຄງການ Intel Quartus Prime file. |
| example_design.qsf | ການຕັ້ງຄ່າໂຄງການ Intel Quartus Prime file |
| example_design.sdc ຈtag_timeing_template.sdc | ຂໍ້ຈໍາກັດການອອກແບບ Synopsys file. ທ່ານສາມາດຄັດລອກແລະດັດແປງສໍາລັບການອອກແບບຂອງທ່ານເອງ. |
| sysconsole_testbench.tcl | ຫຼັກ file ສໍາລັບການເຂົ້າເຖິງ System Console |
ໝາຍເຫດ: ສະຫນັບສະຫນູນຮາດແວສໍາລັບການອອກແບບ example ຈະມີຢູ່ໃນຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.4.
ຕາຕະລາງ 3. Testbench File ລາຍລະອຽດ
ນີ້ file ແມ່ນຢູ່ໃນample_installation_dir>/ilk_f_0_example_design/ ຕົວຢ່າງampໄດເລກະທໍລີ le_design/rtl.
| File ຊື່ | ລາຍລະອຽດ |
| top_tb.sv | ຫ້ອງທົດລອງລະດັບສູງສຸດ file. |
ຕາຕະລາງ 4. Testbench Scripts
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/ilk_f_0_example_design/ ຕົວຢ່າງample_design/testbench directory
| File ຊື່ | ລາຍລະອຽດ |
| run_vcs.sh | script Synopsys VCS ເພື່ອແລ່ນ testbench. |
| run_vcsmx.sh | Synopsys VCS MX script ເພື່ອແລ່ນ testbench. |
| run_mentor.tcl | Siemens EDA ModelSim SE ຫຼື Questa script ເພື່ອແລ່ນ testbench. |
ການຈຳລອງການອອກແບບ Example Testbench
ຮູບທີ 6. ຂັ້ນຕອນ
ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຈໍາລອງ testbench:
- ຢູ່ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbench. ເສັ້ນທາງໄດເລກະທໍລີແມ່ນample_installation_dir>/example_design/ testbench.
- ແລ່ນສະຄິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator. ສະຄຣິບຂອງທ່ານຄວນກວດເບິ່ງວ່າການນັບ SOP ແລະ EOP ກົງກັນຫຼັງຈາກການຈໍາລອງສໍາເລັດ.
ຕາຕະລາງ 5. ຂັ້ນຕອນການດໍາເນີນການຈໍາລອງ
| ເຄື່ອງຈຳລອງ | ຄໍາແນະນໍາ |
| VCS | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ:
sh run_vcs.sh |
| VCS MX | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ:
sh run_vcsmx.sh |
|
ModelSim SE ຫຼື Questa | ໃນເສັ້ນຄໍາສັ່ງ, ພິມ:
vsim -do run_mentor.tcl ຖ້າທ່ານຕ້ອງການຈໍາລອງໂດຍບໍ່ໄດ້ນໍາເອົາ ModelSim GUI, ພິມ:
vsim -c -do run_mentor.tcl |
3. ວິເຄາະຜົນໄດ້ຮັບ. ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈະສົ່ງ ແລະ ຮັບແພັກເກັດ, ແລະສະແດງ “ການສອບເສັງຜ່ານ”.
testbench ສໍາລັບການອອກແບບ example ສໍາເລັດວຽກງານດັ່ງຕໍ່ໄປນີ້:
- Instantiates F-Tile Interlaken Intel FPGA IP core.
- ພິມສະຖານະ PHY.
- ກວດສອບການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ (SYNC_LOCK) ແລະຄໍາ (ບລັອກ) ຂອບເຂດ (WORD_LOCK).
- ລໍຖ້າໃຫ້ແຕ່ລະເລນຖືກລັອກ ແລະຈັດຮຽງ.
- ເລີ່ມສົ່ງແພັກເກັດ.
- ກວດສອບສະຖິຕິແພັກເກັດ:
- CRC24 ຜິດພາດ
- SOPs
- EOPs
ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບ simulation ສົບຜົນສໍາເລັດ:
ການລວບລວມການອອກແບບ Example
- ຮັບປະກັນ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
- ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Primeample_installation_dir>/example_design.qpf>.
- ໃນເມນູການປະມວນຜົນ, ໃຫ້ຄລິກໃສ່ Start Compilation.
ການອອກແບບ Exampລາຍລະອຽດ le
ການອອກແບບ example ສະແດງໃຫ້ເຫັນການທໍາງານຂອງຫຼັກ IP ຂອງ Interlaken.
ການອອກແບບ Example ອົງປະກອບ
ອະດີດample ການອອກແບບເຊື່ອມຕໍ່ລະບົບແລະໂມງອ້າງອີງ PLL ແລະອົງປະກອບອອກແບບທີ່ຕ້ອງການ. ອະດີດample ອອກແບບ configures IP core ໃນໂຫມດ loopback ພາຍໃນແລະສ້າງແພັກເກັດໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ TX core IP IP. ຫຼັກ IP ສົ່ງແພັກເກັດເຫຼົ່ານີ້ຢູ່ໃນເສັ້ນທາງ loopback ພາຍໃນໂດຍຜ່ານ transceiver.
ຫຼັງຈາກຕົວຮັບຫຼັກ IP ໄດ້ຮັບແພັກເກັດທີ່ຢູ່ໃນເສັ້ນທາງ loopback, ມັນປະມວນຜົນແພັກເກັດ Interlaken ແລະສົ່ງພວກມັນຢູ່ໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ RX. ອະດີດample ການອອກແບບກວດເບິ່ງວ່າແພັກເກັດທີ່ໄດ້ຮັບແລະການຖ່າຍທອດກົງກັນ.
ການອອກແບບ F-Tile Interlaken Intel IP example ປະກອບມີອົງປະກອບດັ່ງຕໍ່ໄປນີ້:
- F-Tile Interlaken Intel FPGA IP core
- Packet Generator ແລະ Packet Checker
- F-Tile Reference and System PLL Clocks Intel FPGA IP core
ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງ 6. ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ
| ຊື່ຜອດ | ທິດທາງ | ກວ້າງ (ບິດ) | ລາຍລະອຽດ |
| mgmt_clk | ປ້ອນຂໍ້ມູນ | 1 | ການປ້ອນຂໍ້ມູນໂມງລະບົບ. ຄວາມຖີ່ໂມງຕ້ອງເປັນ 100 MHz. |
| pll_ref_clk | ປ້ອນຂໍ້ມູນ | 1 | ໂມງອ້າງອິງ Transceiver. ຂັບ RX CDR PLL. |
| rx_pin | ປ້ອນຂໍ້ມູນ | ຈໍານວນເລນ | ຕົວຮັບຂໍ້ມູນ SERDES PIN. |
| tx_pin | ຜົນຜະລິດ | ຈໍານວນເລນ | ສົ່ງຂໍ້ມູນ PIN SERDES. |
| rx_pin_n(1) | ປ້ອນຂໍ້ມູນ | ຈໍານວນເລນ | ຕົວຮັບຂໍ້ມູນ SERDES PIN. |
| tx_pin_n(1) | ຜົນຜະລິດ | ຈໍານວນເລນ | ສົ່ງຂໍ້ມູນ PIN SERDES. |
|
mac_clk_pll_ref |
ປ້ອນຂໍ້ມູນ |
1 | ສັນຍານນີ້ຕ້ອງຖືກຂັບເຄື່ອນໂດຍ PLL ແລະຕ້ອງໃຊ້ແຫຼ່ງໂມງດຽວກັນທີ່ຂັບເຄື່ອນ pll_ref_clk. ສັນຍານນີ້ມີຢູ່ໃນຮູບແບບອຸປະກອນ PAM4 ເທົ່ານັ້ນ. |
| usr_pb_reset_n | ປ້ອນຂໍ້ມູນ | 1 | ປັບລະບົບ ໃໝ່. |
(1) ມີຢູ່ໃນຕົວແປ PAM4 ເທົ່ານັ້ນ.
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ລົງທະບຽນແຜນທີ່
ໝາຍເຫດ:
- ການອອກແບບ Example register address ເລີ່ມຕົ້ນດ້ວຍ 0x20** ໃນຂະນະທີ່ Interlaken IP core register address ເລີ່ມຕົ້ນດ້ວຍ 0x10**.
- ທີ່ຢູ່ລົງທະບຽນ F-tile PHY ເລີ່ມຕົ້ນດ້ວຍ 0x30** ໃນຂະນະທີ່ທີ່ຢູ່ລົງທະບຽນ F-tile FEC ເລີ່ມຕົ້ນດ້ວຍ 0x40**. ການລົງທະບຽນ FEC ແມ່ນມີຢູ່ໃນໂໝດ PAM4 ເທົ່ານັ້ນ.
- ລະຫັດການເຂົ້າເຖິງ: RO—ອ່ານເທົ່ານັ້ນ, ແລະ RW—ອ່ານ/ຂຽນ.
- ລະບົບ console ອ່ານການອອກແບບ example ລົງທະບຽນແລະລາຍງານສະຖານະການທົດສອບໃນຫນ້າຈໍ.
ຕາຕະລາງ 7. ການອອກແບບ Example ລົງທະບຽນແຜນທີ່
| ຊົດເຊີຍ | ຊື່ | ການເຂົ້າເຖິງ | ລາຍລະອຽດ |
| 8'00 | ສະຫງວນໄວ້ | ||
| 8'01 | ສະຫງວນໄວ້ | ||
|
8'02 |
ຣີເຊັດ PLL ລະບົບ |
RO | ບິດຕໍ່ໄປນີ້ຊີ້ໃຫ້ເຫັນການຮ້ອງຂໍການປັບ PLL ຂອງລະບົບແລະເປີດໃຊ້ມູນຄ່າ: • ບິດ [0] – sys_pll_rst_req • ບິດ [1] – sys_pll_rst_en |
| 8'03 | ຈັດຮຽງເລນ RX | RO | ຊີ້ບອກການຈັດຮຽງເລນ RX. |
| 8'04 | ລັອກ WORD ແລ້ວ | RO | [NUM_LANES–1:0] – Word (block) ການກໍານົດຂອບເຂດ. |
| 8'05 | ລັອກການຊິ້ງຂໍ້ມູນແລ້ວ | RO | [NUM_LANES–1:0] – ການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ. |
| 8ໂມງ06-8ໂມງ09 | ການນັບຄວາມຜິດພາດ CRC32 | RO | ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC32. |
| 8'h0A | ການນັບຄວາມຜິດພາດ CRC24 | RO | ຊີ້ບອກຈຳນວນຄວາມຜິດພາດ CRC24. |
|
8'h0B |
ສັນຍານ overflow/Underflow |
RO | ບິດຕໍ່ໄປນີ້ຊີ້ບອກ: • ບິດ [3] – TX ສັນຍານ underflow • Bit [2] – TX ສັນຍານ overflow • Bit [1] – RX overflow signal |
| 8'h0C | SOP ນັບ | RO | ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ SOP. |
| 8'h0D | ນັບ EOP | RO | ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງ EOP |
|
8'h0E |
ການນັບຄວາມຜິດພາດ |
RO | ຊີ້ໃຫ້ເຫັນຈໍານວນຂອງຄວາມຜິດພາດດັ່ງຕໍ່ໄປນີ້: • ການສູນເສຍການຈັດວາງທາງຍ່າງ • ຄຳສັບຄວບຄຸມທີ່ຜິດກົດໝາຍ • ຮູບແບບການວາງຂອບທີ່ຜິດກົດໝາຍ • ບໍ່ມີຕົວຊີ້ວັດ SOP ຫຼື EOP |
| 8'h0F | send_data_mm_clk | RW | ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ສັນຍານເຄື່ອງກໍາເນີດ. |
| 8'10 | ຕົວກວດສອບຄວາມຜິດພາດ | ຊີ້ໃຫ້ເຫັນຂໍ້ຜິດພາດຂອງຕົວກວດສອບ. (ຄວາມຜິດພາດຂໍ້ມູນ SOP, ຄວາມຜິດພາດຈໍານວນຊ່ອງ, ແລະຂໍ້ມູນ PLD ຜິດພາດ) | |
| 8'11 | ລັອກລະບົບ PLL | RO | Bit [0] ຊີ້ໃຫ້ເຫັນຕົວຊີ້ບອກການລັອກ PLL. |
| 8'14 | TX SOP ນັບ | RO | ຊີ້ບອກຈໍານວນຂອງ SOP ທີ່ສ້າງຂຶ້ນໂດຍ packet generator. |
| 8'15 | TX EOP ນັບ | RO | ຊີ້ໃຫ້ເຫັນຈໍານວນ EOP ທີ່ສ້າງຂຶ້ນໂດຍເຄື່ອງສ້າງແພັກເກັດ. |
| 8'16 | ຊຸດຕໍ່ເນື່ອງ | RW | ຂຽນ 1 ຫາ bit [0] ເພື່ອເປີດໃຊ້ແພັກເກັດຢ່າງຕໍ່ເນື່ອງ. |
| ສືບຕໍ່… | |||
| ຊົດເຊີຍ | ຊື່ | ການເຂົ້າເຖິງ | ລາຍລະອຽດ |
| 8'39 | ການນັບຄວາມຜິດພາດ ECC | RO | ຊີ້ໃຫ້ເຫັນຈໍານວນຄວາມຜິດພາດ ECC. |
| 8'40 | ECC ແກ້ໄຂການນັບຄວາມຜິດພາດ | RO | ຊີ້ໃຫ້ເຫັນຈໍານວນຂໍ້ຜິດພາດ ECC ທີ່ຖືກແກ້ໄຂ. |
| 8'50 | tile_tx_rst_n | WO | ແຜ່ນຖືກຣີເຊັດເປັນ SRC ສໍາລັບ TX. |
| 8'51 | tile_rx_rst_n | WO | ແຜ່ນຖືກຣີເຊັດເປັນ SRC ສໍາລັບ RX. |
| 8'52 | tile_tx_rst_ack_n | RO | ຣີເຊັດກະເບື້ອງຮັບຮູ້ຈາກ SRC ສໍາລັບ TX. |
| 8'53 | tile_rx_rst_ack_n | RO | ຣີເຊັດກະເບື້ອງຮັບຮູ້ຈາກ SRC ສໍາລັບ RX. |
ຣີເຊັດ
ໃນຫຼັກ IP ຂອງ F-Tile Interlaken Intel FPGA, ທ່ານເລີ່ມການຣີເຊັດ (reset_n=0) ແລະຄ້າງໄວ້ຈົນກວ່າຫຼັກ IP ຈະສົ່ງຄືນການຮັບຮູ້ການຣີເຊັດ (reset_ack_n=0). ຫຼັງຈາກຣີເຊັດຖືກເອົາອອກ (reset_n=1), ການຮັບຮູ້ການຕັ້ງຄືນໃໝ່ຈະກັບຄືນສູ່ສະຖານະເບື້ອງຕົ້ນຂອງມັນ
(reset_ack_n=1). ໃນການອອກແບບ example, ທະບຽນ rst_ack_sticky ຖືການຢືນຢັນການຮັບຮູ້ການຣີເຊັດ ແລະຈາກນັ້ນກະຕຸ້ນການລຶບການຣີເຊັດ (reset_n=1). ທ່ານສາມາດນໍາໃຊ້ວິທີການທາງເລືອກທີ່ເຫມາະສົມກັບຄວາມຕ້ອງການການອອກແບບຂອງທ່ານ.
ສຳຄັນ: ໃນສະຖານະການໃດກໍ່ຕາມທີ່ຈໍາເປັນຕ້ອງມີການ loopback serial ພາຍໃນ, ທ່ານຕ້ອງປ່ອຍ TX ແລະ RX ຂອງ F-tile ແຍກຕ່າງຫາກໃນຄໍາສັ່ງສະເພາະ. ເບິ່ງສະຄຣິບຄອນໂຊລະບົບສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.
ຮູບທີ 7.Reset Sequence ໃນໂໝດ NRZ
ຮູບ 8.Reset Sequence ໃນ PAM4 Mode
F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.
| ລຸ້ນ Intel Quartus Prime | ຮຸ່ນ IP Core | ຄູ່ມືຜູ້ໃຊ້ |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້ |
ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile Interlaken Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
| ສະບັບເອກະສານ | ລຸ້ນ Intel Quartus Prime | ລຸ້ນ IP | ການປ່ຽນແປງ |
| 2021.10.04 | 21.3 | 3.0.0 | • ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບການປະສົມອັດຕາເລນໃຫມ່. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງ ຕາຕະລາງ: IP ສະຫນັບສະຫນູນການປະສົມປະສານຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ. • ອັບເດດລາຍຊື່ເຄື່ອງຈຳລອງທີ່ຮອງຮັບໃນພາກ: ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ. • ເພີ່ມທະບຽນຣີເຊັດໃໝ່ໃນພາກ: ລົງທະບຽນແຜນທີ່. |
| 2021.06.21 | 21.2 | 2.0.0 | ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ. |
ເອກະສານ / ຊັບພະຍາກອນ
 | intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, ການອອກແບບ Example |
