ຄູ່ມືຜູ້ໃຊ້ GPIO Intel® FPGA IP

---

ອຸປະກອນ Intel® Arria® 10 ແລະ Intel® Cyclone® 10 GX

ອັບເດດສໍາລັບ Intel® Quartus® Prime Design Suite: 21.2
ລຸ້ນ IP: 20.0.0

Online Version                                                               ID: 683136
ສົ່ງຄຳຕິຊົມ             ug-altera_gpio            ລຸ້ນ: 2021.07.15

---

ຫຼັກ GPIO Intel® FPGA IP ຮອງຮັບຄຸນສົມບັດ ແລະອົງປະກອບຂອງ I/O (GPIO) ທົ່ວໄປ. ທ່ານສາມາດນໍາໃຊ້ GPIOs ໃນຄໍາຮ້ອງສະຫມັກທົ່ວໄປທີ່ບໍ່ສະເພາະກັບ transceivers, ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ, ຫຼື LVDS.

ຫຼັກ GPIO IP ສາມາດໃຊ້ໄດ້ກັບອຸປະກອນ Intel Arria® 10 ແລະ Intel Cyclone® 10 GX ເທົ່ານັ້ນ. ຖ້າທ່ານກໍາລັງເຄື່ອນຍ້າຍການອອກແບບຈາກອຸປະກອນ Stratix® V, Arria V, ຫຼື Cyclone V, ທ່ານຕ້ອງຍ້າຍ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ຫຼື ALTIOBUF IP cores.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• IP Migration Flow ສໍາລັບອຸປະກອນ Arria V, Cyclone V, ແລະ Stratix V ຢູ່ໜ້າ 22
• ຄູ່ມືການຈັດຕັ້ງປະຕິບັດ Intel Stratix 10 I/O
  ສະໜອງຄູ່ມືຜູ້ໃຊ້ຫຼັກ GPIOIP ສໍາລັບອຸປະກອນ Intel Stratix 10.
• ການແນະນໍາ Intel FPGA IP Cores
  ສະຫນອງຂໍ້ມູນທົ່ວໄປກ່ຽວກັບ Intel FPGA IP cores ທັງຫມົດ, ລວມທັງການກໍານົດຕົວກໍານົດການ, ການຜະລິດ, ການຍົກລະດັບ, ແລະ simulating IP cores.
• ການສ້າງ Version-Independent IP ແລະ Qsys Simulation Scripts
  ສ້າງສະຄຣິບຈຳລອງທີ່ບໍ່ຕ້ອງການການອັບເດດຄູ່ມືສຳລັບການອັບເກຣດເວີຊັນຂອງຊອບແວ ຫຼື IP.
• ການຄຸ້ມຄອງໂຄງການການປະຕິບັດທີ່ດີທີ່ສຸດ
  ຄໍາແນະນໍາສໍາລັບການຄຸ້ມຄອງປະສິດທິພາບແລະການເຄື່ອນທີ່ຂອງໂຄງການແລະ IP ຂອງທ່ານ files.
• ຮວບຮວມຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP ໃນໜ້າ 24
  ສະໜອງລາຍຊື່ຄູ່ມືຜູ້ໃຊ້ສຳລັບລຸ້ນກ່ອນໜ້າຂອງ GPIO IP core.
• Double Data Rate I/O (ALTDDIO_IN, ALTDDIO_OUT, ແລະ ALTDDIO_BIDIR) ຄູ່ມືຜູ້ໃຊ້ IP Cores
• I/O Buffer (ALTIOBUF) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP

ປ່ອຍຂໍ້ມູນສໍາລັບ GPIO Intel FPGA IP

ລຸ້ນ Intel FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus® Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel FPGA IP ມີໂຄງການສະບັບໃໝ່.

---

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ISO 9001:2015 ລົງທະບຽນ

ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

ຕາຕະລາງ 1. GPIO Intel FPGA IP Core ຂໍ້ມູນຂ່າວສານການປ່ອຍປະຈຸບັນ

ລາຍການ	ລາຍລະອຽດ
ລຸ້ນ IP	20.0.0
ລຸ້ນ Intel Quartus Prime	21.2
ວັນທີປ່ອຍ	2021.06.23

ຄຸນສົມບັດ GPIO Intel FPGA IP

ຫຼັກ GPIO IP ປະກອບມີຄຸນສົມບັດເພື່ອຮອງຮັບ I/O blocks ຂອງອຸປະກອນ. ທ່ານສາມາດນໍາໃຊ້ຕົວແກ້ໄຂພາລາມິເຕີ Intel Quartus Prime ເພື່ອກໍາຫນົດຄ່າຫຼັກ GPIO IP.

ຫຼັກ GPIO IP ໃຫ້ອົງປະກອບເຫຼົ່ານີ້:

• ອັດຕາຂໍ້ມູນສອງເທົ່າ input/output (DDIO)—ເປັນອົງປະກອບດິຈິຕອລທີ່ເພີ່ມຂຶ້ນສອງເທົ່າ ຫຼືເຄິ່ງໜຶ່ງຂອງອັດຕາຂໍ້ມູນຂອງຊ່ອງທາງການສື່ສານ.
• Delay chains—ກຳນົດຄ່າຕ່ອງໂສ້ການຊັກຊ້າເພື່ອເຮັດການຊັກຊ້າສະເພາະ ແລະຊ່ວຍໃນການປິດເວລາ I/O.
• I/O buffers—ເຊື່ອມຕໍ່ແຜ່ນໃສ່ກັບ FPGA.

GPIO Intel FPGA IP Data Paths

ຮູບ 1. ລະດັບສູງ View ຂອງ Single-Ended GPIO

ຕາຕະລາງ 2. GPIO IP Core Data Path Modes

ເສັ້ນທາງຂໍ້ມູນ	ໂໝດລົງທະບຽນ
	ຂ້າມ	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​	DDR I/O
			ອັດຕາເຕັມ	ອັດຕາເຄິ່ງ
ປ້ອນຂໍ້ມູນ	ຂໍ້​ມູນ​ໄປ​ຈາກ​ອົງ​ປະ​ກອບ​ການ​ຊັກ​ຊ້າ​ໄປ​ຫາ​ຫຼັກ​, bypassing ທັງ​ຫມົດ​ອັດ​ຕາ​ການ​ຂໍ້​ມູນ​ຄູ່ I/Os (DDIOs​)​.	DDIO ເຕັມອັດຕາດໍາເນີນການເປັນການລົງທະບຽນງ່າຍດາຍ, ຂ້າມ DDIOs halfrate. Fitter ເລືອກວ່າຈະຫຸ້ມຫໍ່ທະບຽນໃນ I/O ຫຼືປະຕິບັດການລົງທະບຽນຢູ່ໃນຫຼັກ, ຂຶ້ນກັບພື້ນທີ່ແລະເວລາຂອງການຊື້ຂາຍ.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ, ຂ້າມ DDIOs ເຄິ່ງອັດຕາ.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ. DDIOs ເຄິ່ງອັດຕາປ່ຽນຂໍ້ມູນເຕັມອັດຕາເປັນຂໍ້ມູນເຄິ່ງອັດຕາ.
ຜົນຜະລິດ	ຂໍ້ມູນໄປຈາກຫຼັກກົງໄປຫາອົງປະກອບການຊັກຊ້າ, ຂ້າມ DDIO ທັງໝົດ.	DDIO ເຕັມອັດຕາດໍາເນີນການເປັນການລົງທະບຽນງ່າຍດາຍ, ຂ້າມ DDIOs halfrate. Fitter ເລືອກວ່າຈະຫຸ້ມຫໍ່ທະບຽນໃນ I/O ຫຼືປະຕິບັດການລົງທະບຽນຢູ່ໃນຫຼັກ, ຂຶ້ນກັບພື້ນທີ່ແລະເວລາຂອງການຊື້ຂາຍ.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ, ຂ້າມ DDIOs ເຄິ່ງອັດຕາ.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ. DDIOs ເຄິ່ງອັດຕາປ່ຽນຂໍ້ມູນເຕັມອັດຕາເປັນຂໍ້ມູນເຄິ່ງອັດຕາ.
ສອງທິດທາງ	Output buffer ຂັບທັງ pin output ແລະ input buffer.	DDIO ເຕັມອັດຕາດໍາເນີນການເປັນທະບຽນງ່າຍດາຍ. Output buffer ຂັບທັງ pin output ແລະ input buffer.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ. Output buffer ຂັບທັງ pin output ແລະ input buffer. Input buffer ຂັບຊຸດຂອງສາມ flip-flops.	DDIO ເຕັມອັດຕາເຮັດວຽກເປັນ DDIO ປົກກະຕິ. DDIOs ເຄິ່ງອັດຕາປ່ຽນຂໍ້ມູນເຕັມອັດຕາເປັນເຄິ່ງອັດຕາ. Output buffer ຂັບທັງ pin output ແລະ input buffer. Input buffer ຂັບຊຸດຂອງສາມ flip-flops.

ຖ້າທ່ານໃຊ້ສັນຍານທີ່ຈະແຈ້ງ ແລະຕັ້ງໄວ້ລ່ວງໜ້າແບບບໍ່ຊິ້ງໂຄນ, DDIO ທັງໝົດຈະແບ່ງປັນສັນຍານອັນດຽວກັນນີ້.

DDIOs ເຄິ່ງອັດຕາແລະອັດຕາເຕັມທີ່ເຊື່ອມຕໍ່ກັບໂມງແຍກຕ່າງຫາກ. ເມື່ອທ່ານໃຊ້ DDIOs ເຄິ່ງອັດຕາແລະອັດຕາເຕັມ, ໂມງເຕັມອັດຕາຕ້ອງແລ່ນສອງເທົ່າຂອງຄວາມຖີ່ເຄິ່ງອັດຕາ. ທ່ານສາມາດນໍາໃຊ້ການພົວພັນໄລຍະທີ່ແຕກຕ່າງກັນເພື່ອຕອບສະຫນອງຄວາມຕ້ອງການກໍານົດເວລາ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Input and Output Bus High and Low Bits ໃນໜ້າທີ 12

ເສັ້ນທາງການປ້ອນຂໍ້ມູນ

pad ສົ່ງຂໍ້ມູນໄປຫາ input buffer, ແລະ input buffer feeds ອົງປະກອບການຊັກຊ້າ. ຫຼັງ​ຈາກ​ທີ່​ຂໍ້​ມູນ​ໄປ​ຫາ​ຜົນ​ຜະ​ລິດ​ຂອງ​ອົງ​ປະ​ກອບ​ການ​ຊັກ​ຊ້າ​, ໂຄງ​ການ bypass multiplexers ເລືອກ​ລັກ​ສະ​ນະ​ແລະ​ເສັ້ນ​ທາງ​ທີ່​ຈະ​ນໍາ​ໃຊ້​. ແຕ່​ລະ​ເສັ້ນ​ທາງ​ການ​ປ້ອນ​ຂໍ້​ມູນ​ມີ​ສອງ​ວິ​.tages ຂອງ DDIOs, ເຊິ່ງເປັນອັດຕາເຕັມແລະເຄິ່ງອັດຕາ.

ຮູບທີ 2. ຫຍໍ້ View ຂອງເສັ້ນທາງການປ້ອນຂໍ້ມູນ GPIO ສິ້ນສຸດດຽວ

1. pad ໄດ້ຮັບຂໍ້ມູນ.
2. DDIO IN (1) ເກັບກໍາຂໍ້ມູນຢູ່ໃນຂອບທີ່ເພີ່ມຂຶ້ນແລະຫຼຸດລົງຂອງ ck_fr ແລະສົ່ງຂໍ້ມູນ, ສັນຍານ (A) ແລະ (B) ໃນຮູບຄື້ນຕໍ່ໄປນີ້, ໃນອັດຕາຂໍ້ມູນດຽວ.
3. DDIO IN (2) ແລະ DDIO IN (3) ຫຼຸດລົງເຄິ່ງຫນຶ່ງຂອງອັດຕາຂໍ້ມູນ.
4. dout[3:0] ນຳສະເໜີຂໍ້ມູນເປັນລົດເມເຄິ່ງອັດຕາ.

ຮູບທີ 3. Input Path Waveform ໃນໂໝດ DDIO ດ້ວຍການປ່ຽນເຄິ່ງອັດຕາ

ໃນຕົວເລກນີ້, ຂໍ້ມູນແມ່ນມາຈາກໂມງອັດຕາເຕັມທີ່ອັດຕາຂໍ້ມູນສອງເທົ່າໄປຫາໂມງເຄິ່ງອັດຕາໃນອັດຕາຂໍ້ມູນດຽວ. ອັດຕາຂໍ້ມູນຖືກແບ່ງອອກໂດຍສີ່ແລະຂະຫນາດລົດເມແມ່ນເພີ່ມຂຶ້ນໂດຍອັດຕາສ່ວນດຽວກັນ. ການສົ່ງຜ່ານໂດຍລວມຜ່ານຫຼັກ GPIO IP ຍັງບໍ່ປ່ຽນແປງ.

ການພົວພັນເວລາທີ່ແທ້ຈິງລະຫວ່າງສັນຍານທີ່ແຕກຕ່າງກັນອາດຈະແຕກຕ່າງກັນໄປຕາມການອອກແບບສະເພາະ, ຄວາມລ່າຊ້າ, ແລະໄລຍະທີ່ທ່ານເລືອກສໍາລັບໂມງອັດຕາເຕັມແລະເຄິ່ງອັດຕາ.

ໝາຍເຫດ: ຫຼັກ GPIO IP ບໍ່ຮອງຮັບການປັບຕົວແບບໄດນາມິກຂອງເຂັມສອງທິດ. ສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ຕ້ອງການການປັບຕົວແບບເຄື່ອນໄຫວຂອງ pins bidirectional, ເບິ່ງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• PHY Lite ສໍາລັບການໂຕ້ຕອບແບບຂະຫນານ Intel FPGA IP Core ຄູ່ມືຜູ້ໃຊ້: Intel Stratix 10, Intel Arria 10, ແລະອຸປະກອນ Intel Cyclone 10 GX
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ຕ້ອງການ OCT ແບບເຄື່ອນໄຫວສໍາລັບ pins bidirectional.
• Output and Output Enable Paths ໃນໜ້າທີ 7

Output ແລະ Output ເປີດເສັ້ນທາງ

ອົງປະກອບຄວາມລ່າຊ້າຂອງຜົນຜະລິດຈະສົ່ງຂໍ້ມູນໄປຫາແຜ່ນຜ່ານ buffer ຜົນຜະລິດ.

ແຕ່ລະເສັ້ນທາງຜົນຜະລິດປະກອບມີສອງ stages ຂອງ DDIOs, ເຊິ່ງແມ່ນເຄິ່ງອັດຕາແລະອັດຕາເຕັມ.

ຮູບ 4. ຫຍໍ້ View ຂອງເສັ້ນທາງຜົນຜະລິດ GPIO ສິ້ນສຸດດຽວ

ຮູບທີ 5. Output Path Waveform ໃນໂຫມດ DDIO ດ້ວຍການປ່ຽນເຄິ່ງອັດຕາ

ຮູບທີ 6. ຫຍໍ້ View ຂອງ Output Enable Path

ຄວາມແຕກຕ່າງລະຫວ່າງເສັ້ນທາງອອກແລະເສັ້ນທາງການເປີດໃຊ້ (OE) ແມ່ນວ່າເສັ້ນທາງ OE ບໍ່ມີ DDIO ເຕັມອັດຕາ. ເພື່ອສະຫນັບສະຫນູນການປະຕິບັດການລົງທະບຽນບັນຈຸຢູ່ໃນເສັ້ນທາງ OE, ການລົງທະບຽນແບບງ່າຍດາຍດໍາເນີນການເປັນ DDIO ເຕັມອັດຕາ. ສໍາລັບເຫດຜົນດຽວກັນ, ພຽງແຕ່ຫນຶ່ງເຄິ່ງອັດຕາ DDIO ແມ່ນມີຢູ່.

ເສັ້ນທາງ OE ດໍາເນີນຢູ່ໃນສາມຮູບແບບພື້ນຖານຕໍ່ໄປນີ້:

• Bypass—ຫຼັກສົ່ງຂໍ້ມູນໂດຍກົງໄປຫາອົງປະກອບການຊັກຊ້າ, ຂ້າມ DDIOs ທັງໝົດ.
• Packed Register—ຂ້າມ DDIO ເຄິ່ງອັດຕາ.
• ຜົນ​ຜະ​ລິດ SDR ໃນ​ອັດ​ຕາ​ເຄິ່ງ​ອັດ​ຕາ​ເຄິ່ງ DDIOs ປ່ຽນ​ຂໍ້​ມູນ​ຈາກ​ອັດ​ຕາ​ເຕັມ​ໄປ​ເຄິ່ງ​ອັດ​ຕາ​ການ​.

ໝາຍເຫດ: ຫຼັກ GPIO IP ບໍ່ຮອງຮັບການປັບຕົວແບບໄດນາມິກຂອງເຂັມສອງທິດ. ສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ຕ້ອງການການປັບຕົວແບບເຄື່ອນໄຫວຂອງ pins bidirectional, ເບິ່ງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• PHY Lite ສໍາລັບການໂຕ້ຕອບແບບຂະຫນານ Intel FPGA IP Core ຄູ່ມືຜູ້ໃຊ້: Intel Stratix 10, Intel Arria 10, ແລະອຸປະກອນ Intel Cyclone 10 GX
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມສໍາລັບຄໍາຮ້ອງສະຫມັກທີ່ຕ້ອງການ OCT ແບບເຄື່ອນໄຫວສໍາລັບ pins bidirectional.
• Input Path ໃນໜ້າທີ 5

ສັນຍານການໂຕ້ຕອບ GPIO Intel FPGA IP

ອີງຕາມການຕັ້ງຄ່າພາລາມິເຕີທີ່ທ່ານລະບຸ, ສັນຍານການໂຕ້ຕອບທີ່ແຕກຕ່າງກັນແມ່ນມີຢູ່ສໍາລັບຫຼັກ GPIO IP.

ຮູບ 7. GPIO IP Core Interfaces

ຮູບ 8. ສັນຍານການໂຕ້ຕອບ GPIO

ຕາຕະລາງ 3. Pad Interface Signals

ການໂຕ້ຕອບ pad ແມ່ນການເຊື່ອມຕໍ່ທາງດ້ານຮ່າງກາຍຈາກຫຼັກ GPIO IP ກັບ pad ໄດ້. ການໂຕ້ຕອບນີ້ສາມາດເປັນການໂຕ້ຕອບ input, output ຫຼື bidirectional interface, ຂຶ້ນກັບການຕັ້ງຄ່າຫຼັກ IP. ໃນຕາຕະລາງນີ້, SIZE ແມ່ນຄວາມກວ້າງຂອງຂໍ້ມູນທີ່ລະບຸໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ IP.

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
pad_in[SIZE-1:0]	ປ້ອນຂໍ້ມູນ	ສັນຍານເຂົ້າຈາກແຜ່ນ.
pad_in_b[SIZE-1:0]	ປ້ອນຂໍ້ມູນ	node ລົບຂອງສັນຍານການປ້ອນຂໍ້ມູນທີ່ແຕກຕ່າງກັນຈາກ pad ໄດ້. ພອດນີ້ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດ ໃຊ້ buffer ຄວາມແຕກຕ່າງ ທາງເລືອກ.
pad_out[SIZE-1:0]	ຜົນຜະລິດ	ສັນຍານອອກໄປຫາ pad ໄດ້.
pad_out_b[SIZE-1:0]	ຜົນຜະລິດ	node ທາງລົບຂອງສັນຍານອອກຄວາມແຕກຕ່າງກັບ pad ໄດ້. ພອດນີ້ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດ ໃຊ້ buffer ຄວາມແຕກຕ່າງ ທາງເລືອກ.
pad_io[SIZE-1:0]	ສອງທິດທາງ	ການເຊື່ອມຕໍ່ສັນຍານ bidirectional ກັບ pad ໄດ້.
pad_io_b[SIZE-1:0]	ສອງທິດທາງ	node ທາງລົບຂອງການເຊື່ອມຕໍ່ສັນຍານ bidirectional ທີ່ແຕກຕ່າງກັບ pad ໄດ້. ພອດນີ້ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດ ໃຊ້ buffer ຄວາມແຕກຕ່າງ ທາງເລືອກ.

ຕາຕະລາງ 4. ສັນຍານການໂຕ້ຕອບຂໍ້ມູນ

ອິນເຕີເຟດຂໍ້ມູນແມ່ນການໂຕ້ຕອບການປ້ອນຂໍ້ມູນຫຼືຜົນຜະລິດຈາກຫຼັກ GPIO IP ໄປຫາຫຼັກ FPGA. ໃນຕາຕະລາງນີ້, SIZE ແມ່ນຄວາມກວ້າງຂອງຂໍ້ມູນທີ່ລະບຸໄວ້ໃນຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ IP.

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
din[DATA_SIZE-1:0]	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນຈາກຫຼັກ FPGA ໃນຮູບແບບຜົນຜະລິດຫຼືສອງທິດທາງ. DATA_SIZE ຂຶ້ນກັບຮູບແບບການລົງທະບຽນ: ຂ້າມ ຫຼືລົງທະບຽນງ່າຍໆ—DATA_SIZE = SIZE DDIO ທີ່ບໍ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = 2 × SIZE DDIO ທີ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	ຜົນຜະລິດ	ຜົນ​ຜະ​ລິດ​ຂໍ້​ມູນ​ກັບ​ຫຼັກ FPGA ໃນ​ຮູບ​ແບບ​ການ​ປ້ອນ​ຂໍ້​ມູນ​ຫຼື​ສອງ​ທິດ​ທາງ​, DATA_SIZE ຂຶ້ນກັບຮູບແບບການລົງທະບຽນ: ຂ້າມ ຫຼືລົງທະບຽນງ່າຍໆ—DATA_SIZE = SIZE DDIO ທີ່ບໍ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = 2 × SIZE DDIO ທີ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = 4 × SIZE
ເຈົ້າ[OE_SIZE-1:0]	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນ OE ຈາກຫຼັກ FPGA ໃນໂຫມດຜົນຜະລິດກັບ ເປີດໃຊ້ຜອດເປີດອອກ ເປີດ, ຫຼືຮູບແບບສອງທິດທາງ. OE ມີການເຄື່ອນໄຫວສູງ. ເມື່ອສົ່ງຂໍ້ມູນ, ຕັ້ງສັນຍານນີ້ເປັນ 1. ເມື່ອຮັບຂໍ້ມູນ, ໃຫ້ຕັ້ງສັນຍານນີ້ເປັນ 0. OE_SIZE ຂຶ້ນກັບໂໝດລົງທະບຽນ: ຂ້າມ ຫຼືລົງທະບຽນງ່າຍໆ—DATA_SIZE = SIZE DDIO ໂດຍບໍ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = SIZE DDIO ທີ່ມີເຫດຜົນເຄິ່ງອັດຕາ—DATA_SIZE = 2 × SIZE

ຕາຕະລາງ 5. ສັນຍານການໂຕ້ຕອບຂອງໂມງ

ອິນເຕີເຟດໂມງແມ່ນອິນເຕີເຟດໂມງເຂົ້າ. ມັນປະກອບດ້ວຍສັນຍານທີ່ແຕກຕ່າງກັນ, ຂຶ້ນກັບການຕັ້ງຄ່າ. ຫຼັກ GPIO IP ສາມາດມີສູນ, ຫນຶ່ງ, ສອງ, ຫຼືສີ່ໂມງເຂົ້າ. ພອດໂມງຈະປາກົດແຕກຕ່າງກັນໃນການຕັ້ງຄ່າທີ່ແຕກຕ່າງກັນເພື່ອສະທ້ອນເຖິງຫນ້າທີ່ຕົວຈິງທີ່ປະຕິບັດໂດຍສັນຍານໂມງ.

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ck	ປ້ອນຂໍ້ມູນ	ໃນເສັ້ນທາງການປ້ອນຂໍ້ມູນແລະຜົນຜະລິດ, ໂມງນີ້ໃຫ້ບັນທຶກການບັນຈຸຫຼື DDIO ຖ້າທ່ານປິດ ເຫດຜົນເຄິ່ງອັດຕາ ພາລາມິເຕີ. ໃນ​ຮູບ​ແບບ​ສອງ​ທິດ​ທາງ, ໂມງ​ນີ້​ແມ່ນ​ໂມງ​ທີ່​ເປັນ​ເອ​ກະ​ລັກ​ສໍາ​ລັບ​ເສັ້ນ​ທາງ​ເຂົ້າ​ແລະ​ຜົນ​ຜະ​ລິດ​ໄດ້​ຖ້າ​ຫາກ​ວ່າ​ທ່ານ​ປິດ​. ແຍກໂມງປ້ອນ/ອອກ ພາລາມິເຕີ.
ck_fr	ປ້ອນຂໍ້ມູນ	ໃນເສັ້ນທາງການປ້ອນຂໍ້ມູນແລະຜົນຜະລິດ, ໂມງເຫຼົ່ານີ້ຈະໃຫ້ DDIO ເຕັມອັດຕາແລະເຄິ່ງອັດຕາຖ້າເປີດຂອງທ່ານ. ເຫດຜົນເຄິ່ງອັດຕາ ພາລາມິເຕີ. ໃນ​ຮູບ​ແບບ​ສອງ​ທິດ​ທາງ​, ເສັ້ນ​ທາງ​ເຂົ້າ​ແລະ​ຜົນ​ຜະ​ລິດ​ໃຊ້​ໂມງ​ເຫຼົ່າ​ນີ້​ຖ້າ​ຫາກ​ວ່າ​ທ່ານ​ປິດ​ການ​ ແຍກໂມງປ້ອນ/ອອກ ພາລາມິເຕີ.
ck_hr
ck_in	ປ້ອນຂໍ້ມູນ	ໃນໂຫມດສອງທິດທາງ, ໂມງເຫຼົ່ານີ້ຈະປ້ອນການລົງທະບຽນທີ່ບັນຈຸຫຼື DDIO ໃນເສັ້ນທາງຂາເຂົ້າແລະຜົນຜະລິດຖ້າທ່ານກໍານົດທັງສອງການຕັ້ງຄ່າເຫຼົ່ານີ້: ປິດ ເຫດຜົນເຄິ່ງອັດຕາ ພາລາມິເຕີ. ເປີດ ແຍກໂມງປ້ອນ/ອອກ ພາລາມິເຕີ.
ck_out
ck_fr_in	ປ້ອນຂໍ້ມູນ	ໃນໂຫມດສອງທິດທາງ, ໂມງເຫຼົ່ານີ້ຈະໃຫ້ DDIOS ເຕັມອັດຕາແລະເຄິ່ງອັດຕາຢູ່ໃນເສັ້ນທາງຂາເຂົ້າແລະຜົນຜະລິດຖ້າທ່ານກໍານົດທັງສອງການຕັ້ງຄ່ານີ້. ເປີດ ເຫດຜົນເຄິ່ງອັດຕາ ພາລາມິເຕີ. ເປີດ ແຍກໂມງປ້ອນ/ອອກ ພາລາມິເຕີ. ຕົວຢ່າງample, ck_fr_out ປ້ອນ DDIO ເຕັມອັດຕາໃນເສັ້ນທາງຜົນຜະລິດ.
ck_fr_out
ck_hr_in
ck_hr_out
ເປືອກ	ປ້ອນຂໍ້ມູນ	ເປີດໃຊ້ໂມງ.

ຕາຕະລາງ 6. Termination Interface Signals

ການໂຕ້ຕອບການສິ້ນສຸດເຊື່ອມຕໍ່ຫຼັກ GPIO IP ກັບ I/O buffers.

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
ການຄວບຄຸມຊຸດ	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນຈາກຕັນຄວບຄຸມການຢຸດ (OCT) ໄປຫາ buffers. ມັນກໍານົດຄ່າ impedance ຊຸດ buffer.
ການ​ຄວບ​ຄຸມ​ຂະ​ຫນານ​	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນຈາກຕັນຄວບຄຸມການຢຸດ (OCT) ໄປຫາ buffers. ມັນກໍານົດຄ່າ impedance ຂະຫນານ buffer.

ຕາຕະລາງ 7. ຕັ້ງຄ່າສັນຍານການໂຕ້ຕອບຄືນໃໝ່

ການໂຕ້ຕອບການຣີເຊັດເຊື່ອມຕໍ່ຫຼັກ GPIO IP ກັບ DDIOs.

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
scr	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນທີ່ຊັດເຈນ synchronous. ບໍ່ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດໃຊ້ sset.
aclr	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນແບບອະຊິດໂຄນອັສ. ເຄື່ອນໄຫວສູງ. ບໍ່ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດໃຊ້ຊັບສິນ.
ຊັບສິນ	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນຊຸດ Asynchronous. ເຄື່ອນໄຫວສູງ. ບໍ່ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດໃຊ້ aclr.
ຕັ້ງ	ປ້ອນຂໍ້ມູນ	ການປ້ອນຂໍ້ມູນຊຸດ synchronous. ບໍ່ສາມາດໃຊ້ໄດ້ຖ້າທ່ານເປີດໃຊ້ scr.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Input and Output Bus High and Low Bits ໃນໜ້າທີ 12

ສັນຍານທີ່ແບ່ງປັນ

• ເສັ້ນທາງເຂົ້າ, ຜົນຜະລິດ, ແລະ OE ແບ່ງປັນສັນຍານທີ່ຊັດເຈນ ແລະຕັ້ງໄວ້ລ່ວງໜ້າຄືກັນ.
• ເສັ້ນທາງອອກ ແລະ OE ແບ່ງປັນສັນຍານໂມງດຽວກັນ.

Data Bit-Order ສໍາລັບການໂຕ້ຕອບຂໍ້ມູນ

ຮູບທີ 9. ສົນທິສັນຍາການສັ່ງບິດຂໍ້ມູນ

ຕົວ​ເລກ​ນີ້​ສະ​ແດງ​ໃຫ້​ເຫັນ​ສົນ​ທິ​ສັນ​ຍາ bit-order ສໍາ​ລັບ​ສັນ​ຍານ​ຂໍ້​ມູນ din​, dout ແລະ oe​.

• ຖ້າຄ່າຂະໜາດລົດເມຂໍ້ມູນແມ່ນ SIZE, LSB ແມ່ນຢູ່ຕຳແໜ່ງຂວາທີ່ສຸດ.
• ຖ້າຄ່າຂະໜາດລົດເມຂໍ້ມູນແມ່ນ 2 × SIZE, ລົດເມແມ່ນເຮັດດ້ວຍສອງຄຳຂອງ SIZE .
• ຖ້າຂໍ້ມູນຂະໜາດລົດເມຄ່າ 4 × SIZE, ລົດເມແມ່ນເຮັດດ້ວຍສີ່ຄຳຂອງ SIZE.
• LSB ແມ່ນຢູ່ໃນຕໍາແຫນ່ງຂວາສຸດຂອງແຕ່ລະຄໍາ.
• ຄໍາທີ່ຖືກຕ້ອງທີ່ສຸດກໍານົດຄໍາທໍາອິດທີ່ອອກໄປສໍາລັບລົດເມທີ່ສົ່ງອອກແລະຄໍາທໍາອິດທີ່ເຂົ້າມາສໍາລັບລົດເມປ້ອນຂໍ້ມູນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Input Path ໃນໜ້າທີ 5

Input ແລະ Output Bus ສູງແລະຕ່ໍາ Bits

ບິດສູງແລະຕ່ໍາໃນສັນຍານ input ຫຼື output ແມ່ນລວມຢູ່ໃນ din ແລະ dout inputs ແລະ output bus.

Input Bus

ສໍາລັບ din bus, ຖ້າ datain_h ແລະ datain_l ແມ່ນ bits ສູງແລະຕ່ໍາ, ໂດຍແຕ່ລະ width ເປັນ datain_width:

• datain_h = din[(2 × datain_width – 1): datain_width]
• datain_l = din[(datain_width – 1):0]

ຕົວຢ່າງample, ສໍາລັບ din[7:0] = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Output Bus

ສໍາລັບ dout bus, ຖ້າ dataout_h ແລະ dataout_l ເປັນ bits ສູງແລະຕ່ໍາ, ໂດຍແຕ່ລະ width ເປັນ dataout_width:

• dataout_h = dout[(2 × dataout_width – 1):dataout_width]
• dataout_l = dout[(dataout_width – 1):0]

ຕົວຢ່າງample, ສໍາລັບ dout[7:0] = 8'b11001010:

• dataout_h = 4'b1100
• dataout_l = 4'b1010

ສັນຍານການໂຕ້ຕອບຂໍ້ມູນແລະໂມງທີ່ສອດຄ້ອງກັນ

ຕາຕະລາງ 8. ສັນຍານການໂຕ້ຕອບຂໍ້ມູນ ແລະໂມງທີ່ສອດຄ້ອງກັນ

ຊື່ສັນຍານ	ການຕັ້ງຄ່າພາລາມິເຕີ			ໂມງ
	ໂໝດລົງທະບຽນ	ອັດຕາເຄິ່ງ	ໂມງແຍກ
din	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	ປິດ	ck
	ດີໂອ	On	ປິດ	ck_hr
	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	On	ck_in
	ດີໂອ	On	On	ck_hr_in
dout oe	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	ປິດ	ck
	ດີໂອ	On	ປິດ	ck_hr
	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	On	ck_out
	ດີໂອ	On	On	ck_hr_out
scr ຕັ້ງ ສັນຍານ pad ທັງຫມົດ	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	ປິດ	ck
	ດີໂອ	On	ປິດ	ck_fr
	ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ ດີໂອ	ປິດ	On	ເສັ້ນທາງການປ້ອນຂໍ້ມູນ: ck_in ເສັ້ນທາງຜົນຜະລິດ: ck_out
	ດີໂອ	On	On	ເສັ້ນທາງການປ້ອນຂໍ້ມູນ: ck_fr_in ເສັ້ນທາງຜົນຜະລິດ: ck_fr_out

ການກວດສອບການນໍາໃຊ້ຊັບພະຍາກອນແລະການປະຕິບັດການອອກແບບ

ທ່ານສາມາດອ້າງອີງໃສ່ບົດລາຍງານການລວບລວມ Intel Quartus Prime ເພື່ອໃຫ້ໄດ້ຮັບລາຍລະອຽດກ່ຽວກັບການນໍາໃຊ້ຊັບພະຍາກອນແລະການປະຕິບັດການອອກແບບຂອງທ່ານ.

1. ໃນເມນູ, ໃຫ້ຄລິກໃສ່ ການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມຂໍ້ມູນ ເພື່ອດໍາເນີນການລວບລວມຂໍ້ມູນຢ່າງເຕັມທີ່.
2. ຫຼັງຈາກລວບລວມການອອກແບບ, ຄລິກ ການປະມວນຜົນ ➤ ບົດລາຍງານການສັງລວມ.
3. ການ​ນໍາ​ໃຊ້​ ສາລະບານ, ໄປຫາ Fitter ➤ ພາກສ່ວນຊັບພະຍາກອນ.
   ກ. ເຖິງ view ຂໍ້ມູນການນໍາໃຊ້ຊັບພະຍາກອນ, ເລືອກ ສະຫຼຸບການນຳໃຊ້ຊັບພະຍາກອນ.
   ຂ ເຖິງ view ຂໍ້ມູນການນໍາໃຊ້ຊັບພະຍາກອນ, ເລືອກ ການນຳໃຊ້ຊັບພະຍາກອນໂດຍໜ່ວຍງານ.

ການຕັ້ງຄ່າພາຣາມິເຕີ IP GPIO Intel FPGA

ທ່ານສາມາດກໍານົດການຕັ້ງຄ່າພາລາມິເຕີສໍາລັບຫຼັກ GPIO IP ໃນຊອບແວ Intel Quartus Prime. ມີສາມກຸ່ມທາງເລືອກ: ທົ່ວໄປ, ບັກ, ແລະ ລົງທະບຽນ.

ຕາຕະລາງ 9. GPIO IP ຕົວກໍານົດການຫຼັກ – ທົ່ວໄປ

ພາລາມິເຕີ	ສະພາບ	ຄ່າທີ່ອະນຸຍາດ	ລາຍລະອຽດ
ທິດທາງຂໍ້ມູນ	—	ປ້ອນຂໍ້ມູນ ຜົນຜະລິດ  Bidir	ລະບຸທິດທາງຂໍ້ມູນສໍາລັບ GPIO.
ຄວາມກວ້າງຂອງຂໍ້ມູນ	—	1 ຫາ 128	ລະບຸຄວາມກວ້າງຂອງຂໍ້ມູນ.
ໃຊ້ຊື່ພອດລະດັບສູງສຸດແບບເກົ່າ	—	On ປິດ	ໃຊ້ຊື່ຜອດດຽວກັນກັບອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V. ຕົວຢ່າງample, dout ກາຍເປັນ dataout_h ແລະ dataout_l, ແລະ din ກາຍເປັນ datain_h ແລະ datain_l. ຫມາຍເຫດ: ພຶດຕິກໍາຂອງພອດເຫຼົ່ານີ້ແມ່ນແຕກຕ່າງຈາກອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V. ສໍາລັບຄໍາແນະນໍາການເຄື່ອນຍ້າຍ, ອ້າງອີງເຖິງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.

ຕາຕະລາງ 10. GPIO IP Core Parameters – Buffer

ພາລາມິເຕີ	ສະພາບ	ຄ່າທີ່ອະນຸຍາດ	ລາຍລະອຽດ
ໃຊ້ buffer ຄວາມແຕກຕ່າງ	—	On  ປິດ	ຖ້າເປີດ, ເປີດໃຊ້ I/O buffers ຄວາມແຕກຕ່າງ.
ໃຊ້ pseudo differential buffer	ທິດທາງຂໍ້ມູນ = ຜົນຜະລິດ ໃຊ້ຄວາມແຕກຕ່າງ buffer = ເປີດ	On  ປິດ	ຖ້າເປີດຢູ່ໃນໂໝດຜົນຜະລິດ, ເປີດໃຊ້ pseudo differential output buffers. ຕົວເລືອກນີ້ຈະຖືກເປີດໂດຍອັດຕະໂນມັດສຳລັບໂໝດ bidirectional ຖ້າທ່ານເປີດ ໃຊ້ buffer ຄວາມແຕກຕ່າງ.
ໃຊ້ວົງຈອນຍຶດລົດເມ	ທິດທາງຂໍ້ມູນ = Input ຫຼື Bidir ໃຊ້ differential buffer = Off	On  ປິດ	ຖ້າເປີດ, ວົງວຽນການຍຶດລົດເມສາມາດຖືສັນຍານອ່ອນໆໃສ່ I/O pin ຢູ່ໃນສະພາບທີ່ຂັບເຄື່ອນສຸດທ້າຍຂອງມັນ ເຊິ່ງສະຖານະບັຟເຟີຜົນຜະລິດຈະເປັນ 1 ຫຼື 0 ແຕ່ບໍ່ມີ impedance ສູງ.
ໃຊ້ຜົນຜະລິດທໍ່ລະບາຍນ້ໍາເປີດ	ທິດທາງຂໍ້ມູນ = ຜົນຜະລິດ ຫຼື Bidir ໃຊ້ differential buffer = Off	On  ປິດ	ຖ້າເປີດ, ທໍ່ສົ່ງອອກເປີດເຮັດໃຫ້ອຸປະກອນສາມາດສະຫນອງສັນຍານການຄວບຄຸມລະດັບລະບົບເຊັ່ນ: ຂັດຂວາງແລະຂຽນສັນຍານທີ່ສາມາດຢືນຢັນໄດ້ໂດຍອຸປະກອນຫຼາຍອັນໃນລະບົບຂອງທ່ານ.
ເປີດໃຊ້ຜອດເປີດອອກ	ທິດທາງຂໍ້ມູນ = ຜົນຜະລິດ	On  ປິດ	ຖ້າເປີດ, ເປີດໃຊ້ການປ້ອນຂໍ້ມູນຂອງຜູ້ໃຊ້ໄປຫາຜອດ OE. ຕົວເລືອກນີ້ຖືກເປີດໂດຍອັດຕະໂນມັດສໍາລັບຮູບແບບສອງທິດທາງ.
ເປີດໃຊ້ງານພອດ seriestermination / paralleltermination	—	On  ປິດ	ຖ້າເປີດຢູ່, ເປີດໃຊ້ຕົວຄວບຄຸມ seriesterminationcontrol ແລະ parallelterminationcontrol ports ຂອງ buffer ຜົນຜະລິດ.

ຕາຕະລາງ 11. GPIO IP Core Parameters – ລົງທະບຽນ

ພາລາມິເຕີ	ສະພາບ	ຄ່າທີ່ອະນຸຍາດ	ລາຍລະອຽດ
ໂໝດລົງທະບຽນ	—	ບໍ່ມີ  ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​  ດີໂອ	ລະບຸຮູບແບບການລົງທະບຽນສຳລັບຫຼັກ GPIO IP: ບໍ່ມີ— ກໍາ​ນົດ​ການ​ເຊື່ອມ​ຕໍ່​ສາຍ​ທີ່​ງ່າຍ​ດາຍ​ຈາກ / ກັບ buffer​. ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​— ລະບຸວ່າ DDIO ຖືກນໍາໃຊ້ເປັນການລົງທະບຽນງ່າຍໆໃນຮູບແບບອັດຕາຂໍ້ມູນດຽວ (SDR). Fitter ອາດຈະບັນຈຸທະບຽນນີ້ຢູ່ໃນ I/O. ດີໂອ— ລະບຸວ່າຫຼັກ IP ໃຊ້ DDIO.
ເປີດໃຊ້ synchronous clear / preset port	ໂຫມດລົງທະບຽນ = DDIO	ບໍ່ມີ  ຈະແຈ້ງ  ຕັ້ງໄວ້ລ່ວງໜ້າ	ລະບຸວິທີການປະຕິບັດການປັບຜອດ synchronous. ບໍ່ມີ- ປິດ​ການ​ໃຊ້​ງານ​ພອດ​ການ​ປັບ synchronous​. ຈະແຈ້ງ-ເປີດ​ໃຊ້​ງານ​ພອດ SCLR ສໍາ​ລັບ​ການ​ລົບ synchronous​. ຕັ້ງໄວ້ລ່ວງໜ້າ- ເປີດໃຊ້ຜອດ SSET ສຳລັບການຕັ້ງໄວ້ລ່ວງໜ້າ synchronous.
ເປີດໃຊ້ asynchronous clear / preset port	ໂຫມດລົງທະບຽນ = DDIO	ບໍ່ມີ  ຈະແຈ້ງ  ຕັ້ງໄວ້ລ່ວງໜ້າ	ລະບຸວິທີການປະຕິບັດການປັບຜອດ asynchronous. ບໍ່ມີ- ປິດ​ການ​ໃຊ້​ງານ​ພອດ​ການ​ປັບ asynchronous​. ຈະແຈ້ງ-ເປີດ​ໃຊ້​ງານ​ພອດ ACLR ສໍາ​ລັບ​ການ​ລົບ​ລ້າງ asynchronous​. ຕັ້ງໄວ້ລ່ວງໜ້າ- ເປີດໃຊ້ຜອດ ASET ສຳລັບການຕັ້ງລ່ວງໜ້າແບບບໍ່ຊິ້ງໂຄນ. ສັນຍານ ACLR ແລະ ASET ມີການເຄື່ອນໄຫວສູງ.
ເປີດໃຊ້ງານຜອດເປີດໂມງ	ໂຫມດລົງທະບຽນ = DDIO	On  ປິດ	On— ເປີດ​ໃຫ້​ເຫັນ​ພອດ​ເປີດ​ໃຊ້​ງານ​ໂມງ (CKE) ເພື່ອ​ໃຫ້​ທ່ານ​ຄວບ​ຄຸມ​ເມື່ອ​ຂໍ້​ມູນ​ຖືກ​ໂມງ​ເຂົ້າ​ຫຼື​ອອກ. ສັນຍານນີ້ປ້ອງກັນບໍ່ໃຫ້ຂໍ້ມູນຖືກສົ່ງຜ່ານໂດຍບໍ່ມີການຄວບຄຸມຂອງທ່ານ. ປິດ—clock enable port ບໍ່ໄດ້ເປີດເຜີຍແລະຂໍ້ມູນສະເຫມີຜ່ານລົງທະບຽນອັດຕະໂນມັດ.
ເຫດຜົນເຄິ່ງອັດຕາ	ໂຫມດລົງທະບຽນ = DDIO	On  ປິດ	ຖ້າເປີດ, ເປີດໃຊ້ DDIO ເຄິ່ງອັດຕາ.
ໂມງເຂົ້າ / ສົ່ງອອກແຍກຕ່າງຫາກ	ທິດທາງຂໍ້ມູນ = Bidir  ຮູບແບບການລົງທະບຽນ = ລົງທະບຽນແບບງ່າຍໆ ຫຼື DDIO	On  ປິດ	ຖ້າເປີດ, ເປີດໃຊ້ໂມງແຍກ (CK_IN ແລະ CK_OUT) ສໍາລັບເສັ້ນທາງເຂົ້າ ແລະອອກໃນໂໝດສອງທິດທາງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• Input and Output Bus High and Low Bits ໃນໜ້າທີ 12
• ຄໍາແນະນໍາ: Swap datain_h ແລະ datain_l Ports ໃນ IP ທີ່ເຄື່ອນຍ້າຍໃນຫນ້າ 23

ລົງທະບຽນບັນຈຸ

ຫຼັກ GPIO IP ຊ່ວຍໃຫ້ທ່ານສາມາດຫຸ້ມຫໍ່ລົງທະບຽນເຂົ້າໄປໃນເຂດນອກເພື່ອຊ່ວຍປະຢັດພື້ນທີ່ແລະການນໍາໃຊ້ຊັບພະຍາກອນ.

ທ່ານສາມາດຕັ້ງຄ່າ DDIO ເຕັມອັດຕາຢູ່ໃນເສັ້ນທາງຂາເຂົ້າແລະຜົນຜະລິດເປັນ flip flop. ເພື່ອເຮັດສິ່ງນີ້, ເພີ່ມການມອບຫມາຍ .qsf ທີ່ມີລາຍຊື່ຢູ່ໃນຕາຕະລາງນີ້.

ຕາຕະລາງ 12. ລົງທະບຽນການບັນຈຸ QSF Assignments

ເສັ້ນທາງ	ການມອບໝາຍ QSF
ການຫຸ້ມຫໍ່ລົງທະບຽນປ້ອນຂໍ້ມູນ	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ເປີດ -to
ການຫຸ້ມຫໍ່ລົງທະບຽນຜົນຜະລິດ	set_instance_assignment -name FAST_OUTPUT_REGISTER ເປີດ -to
Output ເປີດການຫຸ້ມຫໍ່ລົງທະບຽນ	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ເປີດ -to

ໝາຍເຫດ: ວຽກເຫຼົ່ານີ້ບໍ່ຮັບປະກັນການບັນຈຸລົງທະບຽນ. ຢ່າງໃດກໍຕາມ, ການມອບຫມາຍເຫຼົ່ານີ້ເຮັດໃຫ້ Fitter ສາມາດຊອກຫາຕໍາແຫນ່ງທີ່ຖືກຕ້ອງຕາມກົດຫມາຍ. ຖ້າບໍ່ດັ່ງນັ້ນ, Fitter ຮັກສາ flip flop ຢູ່ໃນຫຼັກ.

GPIO Intel FPGA IP Timing

ປະສິດທິພາບຂອງຫຼັກ GPIO IP ແມ່ນຂຶ້ນກັບຂໍ້ຈຳກັດຂອງ I/O ແລະໄລຍະໂມງ. ເພື່ອກວດສອບໄລຍະເວລາສໍາລັບການຕັ້ງຄ່າ GPIO ຂອງທ່ານ, Intel ແນະນໍາໃຫ້ທ່ານໃຊ້ Timing Analyzer.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Intel Quartus Prime Timing Analyzer

ອົງປະກອບກໍານົດເວລາ

ອົງປະກອບກໍານົດເວລາຫຼັກ GPIO IP ປະກອບດ້ວຍສາມເສັ້ນທາງ.

• ເສັ້ນທາງອິນເຕີເຟດ I/O—ຈາກ FPGA ໄປຫາອຸປະກອນຮັບພາຍນອກ ແລະຈາກອຸປະກອນສົ່ງສັນຍານພາຍນອກໄປຫາ FPGA.
• ເສັ້ນທາງເຊື່ອມຕໍ່ຫຼັກຂອງຂໍ້ມູນ ແລະໂມງ—ຈາກ I/O ໄປຫາຫຼັກ ແລະຈາກຫຼັກໄປຫາ I/O.
• ເສັ້ນທາງການໂອນ - ຈາກເຄິ່ງອັດຕາໄປຫາ DDIO ເຕັມອັດຕາ, ແລະຈາກອັດຕາເຕັມໄປຫາເຄິ່ງອັດຕາ DDIO.

ໝາຍເຫດ: Timing Analyzer ປະຕິບັດເສັ້ນທາງພາຍໃນ DDIO_IN ແລະ DDIO_OUT blocks ເປັນກ່ອງດຳ.

ຮູບທີ 10. ອົງປະກອບກໍານົດເວລາຂອງເສັ້ນທາງເຂົ້າ

ຮູບທີ 11. ອົງປະກອບການກໍານົດເວລາເສັ້ນທາງອອກ

ຮູບທີ 12. ຜົນຜະລິດເຮັດໃຫ້ອົງປະກອບການກໍານົດເວລາເສັ້ນທາງ

ອົງປະກອບການຊັກຊ້າ

ຊອບແວ Intel Quartus Prime ບໍ່ໄດ້ກໍານົດອົງປະກອບການຊັກຊ້າໂດຍອັດຕະໂນມັດເພື່ອເຮັດໃຫ້ການຊ້າລົງໃນການວິເຄາະເວລາ I/O. ເພື່ອປິດເວລາ ຫຼື ຂະຫຍາຍການຊ້າລົງໃຫ້ສູງສຸດ, ຕັ້ງອົງປະກອບການລ່າຊ້າດ້ວຍຕົນເອງໃນການຕັ້ງຄ່າ Intel Quartus Prime file (.qsf).

ຕາຕະລາງ 13. Delay Elements .qsf Assignments

ລະບຸການມອບໝາຍເຫຼົ່ານີ້ຢູ່ໃນ .qsf ເພື່ອເຂົ້າເຖິງອົງປະກອບການຊັກຊ້າ.

ອົງປະກອບການຊັກຊ້າ	.qsf ການມອບໝາຍ
ອົງປະກອບການຊັກຊ້າການປ້ອນຂໍ້ມູນ	set_instance_assignment ກັບ -ຊື່ INPUT_DELAY_CHAIN ​​<0..63>
ອົງປະກອບການຊັກຊ້າຂອງຜົນຜະລິດ	set_instance_assignment ກັບ -ຊື່ OUTPUT_DELAY_CHAIN ​​<0..15>
Output ເປີດໃຊ້ອົງປະກອບການຊັກຊ້າ	set_instance_assignment ກັບ -ຊື່ OE_DELAY_CHAIN ​​<0..15>

ການວິເຄາະເວລາ

ຊອບແວ Intel Quartus Prime ບໍ່ໄດ້ສ້າງຂໍ້ຈໍາກັດກໍານົດເວລາ SDC ໂດຍອັດຕະໂນມັດສໍາລັບຫຼັກ GPIO IP. ທ່ານຕ້ອງໃສ່ຂໍ້ຈໍາກັດການກໍານົດເວລາດ້ວຍຕົນເອງ.

ປະຕິບັດຕາມຄໍາແນະນໍາກ່ຽວກັບການກໍານົດເວລາແລະ examples ເພື່ອຮັບປະກັນວ່າ Timing Analyzer ວິເຄາະໄລຍະເວລາ I/O ຢ່າງຖືກຕ້ອງ.

• ເພື່ອປະຕິບັດການວິເຄາະເວລາທີ່ຖືກຕ້ອງສໍາລັບເສັ້ນທາງການໂຕ້ຕອບ I/O, ໃຫ້ລະບຸຂໍ້ຈໍາກັດລະດັບລະບົບຂອງ pins ຂໍ້ມູນຕໍ່ກັບ pin ໂມງລະບົບໃນ .sdc file.
• ເພື່ອປະຕິບັດການວິເຄາະເວລາທີ່ຖືກຕ້ອງສໍາລັບເສັ້ນທາງການໂຕ້ຕອບຫຼັກ, ກໍານົດການຕັ້ງຄ່າໂມງເຫຼົ່ານີ້ຢູ່ໃນ .sdc. file:
  - ໂມງ​ເຂົ້າ​ສູ່​ການ​ລົງ​ທະ​ບຽນ​ຫຼັກ​
  — ໂມງ​ເຂົ້າ​ໄປ​ໃນ​ການ​ລົງ​ທະ​ບຽນ I/O ສໍາ​ລັບ​ການ​ລົງ​ທະ​ບຽນ​ງ່າຍ​ດາຍ​ແລະ​ຮູບ​ແບບ DDIO​

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
AN 433: ການຂັດຂວາງແລະການວິເຄາະ Source-Synchronous Interfaces
ອະທິບາຍເຕັກນິກການຈຳກັດ ແລະການວິເຄາະສ່ວນຕິດຕໍ່ແຫຼ່ງທີ່ມາ-ຊິງໂຄຣນັສ.

ລົງທະບຽນອັດຕາການປ້ອນຂໍ້ມູນດຽວ

ຮູບທີ 13. ອັດຕາການປ້ອນຂໍ້ມູນດຽວລົງທະບຽນ

ຕາຕະລາງ 14. Single Data Rate Input Register .sdc Command Examples

ຄໍາສັ່ງ	ຄຳ ສັ່ງ Example	ລາຍລະອຽດ
create_clock	create_clock -name sdr_in_clk -period “100 MHz” sdr_in_clk	ສ້າງການຕັ້ງຄ່າໂມງສໍາລັບໂມງປ້ອນຂໍ້ມູນ.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	ແນະນຳໃຫ້ Timing Analyzer ວິເຄາະໄລຍະເວລາຂອງການປ້ອນຂໍ້ມູນ I/O ດ້ວຍຄວາມລ່າຊ້າຂອງການປ້ອນຂໍ້ມູນ 0.15 ns.

ລົງທະບຽນປ້ອນຂໍ້ມູນ DDIO ເຕັມອັດຕາ ຫຼືເຄິ່ງອັດຕາ

ດ້ານການປ້ອນຂໍ້ມູນຂອງທະບຽນປ້ອນຂໍ້ມູນ DDIO ເຕັມອັດຕາ ແລະເຄິ່ງອັດຕາແມ່ນຄືກັນ. ທ່ານສາມາດຈໍາກັດລະບົບຢ່າງຖືກຕ້ອງໂດຍການໃຊ້ໂມງ virtual ເພື່ອສ້າງແບບຈໍາລອງເຄື່ອງສົ່ງສັນຍານ off-chip ກັບ FPGA.

ຮູບທີ 14. ລົງທະບຽນປ້ອນຂໍ້ມູນ DDIO ເຕັມອັດຕາ ຫຼືເຄິ່ງອັດຕາ

ຕາຕະລາງ 15. Full-Rate or Half-Rate DDIO Input Register .sdc Command Examples

ຄໍາສັ່ງ	ຄຳ ສັ່ງ Example	ລາຍລະອຽດ
create_clock	create_clock -name virtual_clock ໄລຍະເວລາ "200 MHz" create_clock -name ddio_in_clk -period “200 MHz” ddio_in_clk	ສ້າງການຕັ້ງຄ່າໂມງສໍາລັບໂມງ virtual ແລະໂມງ DDIO.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -ໂມງ virtual_clock 0.25 ddio_in_data	ແນະ​ນໍາ​ໃຫ້​ຜູ້​ວິ​ເຄາະ​ກໍາ​ນົດ​ເວ​ລາ​ການ​ວິ​ເຄາະ​ຂອບ​ໂມງ​ໃນ​ທາງ​ບວກ​ແລະ​ຂອບ​ໂມງ​ລົບ​ຂອງ​ການ​ໂອນ​. ໃຫ້ສັງເກດ -add_delay ໃນຄໍາສັ່ງ set_input_delay ທີສອງ.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk	ແນະນຳໃຫ້ເຄື່ອງວິເຄາະກຳນົດເວລາບໍ່ສົນໃຈຂອບໂມງບວກກັບຂອບທາງລົບທີ່ກະຕຸ້ນການລົງທະບຽນ, ແລະຂອບໂມງລົບກັບຂອບບວກທີ່ກະຕຸ້ນການລົງທະບຽນ. ໝາຍເຫດ: ຄວາມຖີ່ ck_hr ຕ້ອງເປັນເຄິ່ງໜຶ່ງຂອງຄວາມຖີ່ ck_fr. ຖ້າ I/O PLL ຂັບໂມງ, ທ່ານສາມາດພິຈາລະນາໃຊ້ຄໍາສັ່ງ derive_pll_clocks .sdc.

ລົງທະບຽນອັດຕາການສົ່ງຂໍ້ມູນດຽວ

ຮູບທີ 15. Single Data Rate Output Register

ຕາຕະລາງ 16. Single Data Rate Output Register .sdc Command Examples

ຄໍາສັ່ງ	ຄຳ ສັ່ງ Example	ລາຍລະອຽດ
create_clock ແລະ create_generated_clock	create_clock -name sdr_out_clk -period “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -ຊື່ sdr_out_outclk sdr_out_outclk	ສ້າງໂມງແຫຼ່ງແລະໂມງອອກເພື່ອສົ່ງ.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	ແນະ​ນໍາ​ໃຫ້​ຜູ້​ວິ​ເຄາະ​ກໍາ​ນົດ​ເວ​ລາ​ໃນ​ການ​ວິ​ເຄາະ​ຂໍ້​ມູນ​ຜົນ​ຜະ​ລິດ​ເພື່ອ​ສົ່ງ​ກັບ​ໂມງ​ຜົນ​ຜະ​ລິດ​ທີ່​ຈະ​ສົ່ງ​.

ລົງທະບຽນຜົນຜະລິດ DDIO ເຕັມອັດຕາ ຫຼືເຄິ່ງອັດຕາ

ດ້ານຜົນຜະລິດຂອງທະບຽນຜົນຜະລິດ DDIO ເຕັມອັດຕາ ແລະເຄິ່ງອັດຕາແມ່ນຄືກັນ.

ຕາຕະລາງ 17. DDIO Output Register .sdc Command Examples

ຄໍາສັ່ງ	ຄຳ ສັ່ງ Example	ລາຍລະອຽດ
create_clock ແລະ create_generated_clock	create_clock -name ddio_out_fr_clk -period “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -ຊື່ ddio_out_fr_outclk ddio_out_fr_outclk	ສ້າງໂມງໄປຫາ DDIO ແລະໂມງເພື່ອສົ່ງ.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -ໂມງ ddio_out_fr_outclk 0.55 ddio_out_fr_data	ແນະ​ນໍາ​ໃຫ້​ຜູ້​ວິ​ເຄາະ​ກໍາ​ນົດ​ເວ​ລາ​ການ​ວິ​ເຄາະ​ຂໍ້​ມູນ​ທາງ​ບວກ​ແລະ​ທາງ​ລົບ​ຕໍ່​ກັບ​ໂມງ​ຜົນ​ຜະ​ລິດ​ໄດ້​.
set_false_path	set_false_path -rise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	ແນະນຳໃຫ້ເຄື່ອງວິເຄາະກຳນົດເວລາບໍ່ສົນໃຈຂອບທີ່ເພີ່ມຂຶ້ນຂອງໂມງຕົ້ນທາງຕໍ່ກັບຂອບຕົກຂອງໂມງອອກ, ແລະຂອບຕົກຂອງໂມງແຫຼ່ງຕໍ່ກັບຂອບທີ່ເພີ່ມຂຶ້ນຂອງໂມງອອກ.

ຂໍ້ແນະນຳການປິດເວລາ

ສໍາລັບການລົງທະບຽນການປ້ອນຂໍ້ມູນ GPIO, ການໂອນເຂົ້າ I/O ມີແນວໂນ້ມທີ່ຈະລົ້ມເຫລວໃນການຖືເວລາຖ້າທ່ານບໍ່ໄດ້ຕັ້ງລະບົບຕ່ອງໂສ້ການຊັກຊ້າການປ້ອນຂໍ້ມູນ. ຄວາມລົ້ມເຫຼວນີ້ແມ່ນເກີດມາຈາກຄວາມລ່າຊ້າຂອງໂມງໃຫຍ່ກວ່າຄວາມລ່າຊ້າຂອງຂໍ້ມູນ.

ເພື່ອຕອບສະໜອງເວລາຄ້າງໄວ້, ໃຫ້ເພີ່ມຄວາມລ່າຊ້າໃສ່ເສັ້ນທາງຂໍ້ມູນການປ້ອນຂໍ້ມູນໂດຍໃຊ້ລະບົບຕ່ອງໂສ້ການຊັກຊ້າການປ້ອນຂໍ້ມູນ. ໂດຍທົ່ວໄປ, ລະບົບຕ່ອງໂສ້ການຊັກຊ້າການປ້ອນຂໍ້ມູນແມ່ນປະມານ 60 ps ຕໍ່ຂັ້ນຕອນທີ່ລະດັບຄວາມໄວ 1. ເພື່ອໃຫ້ໄດ້ການຕັ້ງຄ່າລະບົບຕ່ອງໂສ້ການລ່າຊ້າຂອງຂາເຂົ້າໂດຍປະມານເພື່ອຜ່ານໄລຍະເວລາ, ແບ່ງການຍຶດຕິດລົບດ້ວຍ 60 ps.

ຢ່າງໃດກໍຕາມ, ຖ້າ I/O PLL ຂັບລົດໂມງຂອງ GPIO input registers (ລົງທະບຽນງ່າຍດາຍຫຼືໂຫມດ DDIO), ທ່ານສາມາດກໍານົດຮູບແບບການຊົດເຊີຍເປັນຮູບແບບ synchronous ແຫຼ່ງ. Fitter ຈະພະຍາຍາມຕັ້ງຄ່າ I/O PLL ສໍາລັບການຕິດຕັ້ງທີ່ດີຂຶ້ນ ແລະຄ້າງໄວ້ສໍາລັບການວິເຄາະການປ້ອນຂໍ້ມູນ I/O ເວລາ.

ສໍາລັບຜົນຜະລິດແລະຜົນຜະລິດ GPIO ເປີດໃຊ້ການລົງທະບຽນ, ທ່ານສາມາດເພີ່ມການຊັກຊ້າກັບຂໍ້ມູນຜົນຜະລິດແລະໂມງໂດຍໃຊ້ຜົນຜະລິດແລະຜົນຜະລິດເຮັດໃຫ້ລະບົບຕ່ອງໂສ້ການຊັກຊ້າ.

• ຖ້າທ່ານສັງເກດເຫັນການລະເມີດເວລາການຕັ້ງຄ່າ, ທ່ານສາມາດເພີ່ມການຕັ້ງຄ່າຕ່ອງໂສ້ການຊັກຊ້າໂມງຜົນຜະລິດໄດ້.
• ຖ້າທ່ານສັງເກດເຫັນການລະເມີດເວລາ, ທ່ານສາມາດເພີ່ມການຕັ້ງຄ່າລະບົບຕ່ອງໂສ້ການຊັກຊ້າຂອງຂໍ້ມູນຜົນຜະລິດ.

GPIO Intel FPGA IP Design Examples

ຫຼັກ GPIO IP ສາມາດສ້າງການອອກແບບ examples ທີ່ກົງກັບການຕັ້ງຄ່າ IP ຂອງທ່ານໃນຕົວແກ້ໄຂພາລາມິເຕີ. ທ່ານສາມາດນໍາໃຊ້ການອອກແບບເຫຼົ່ານີ້ examples ເປັນການອ້າງອີງສໍາລັບການ instantiating ຫຼັກ IP ແລະພຶດຕິກໍາທີ່ຄາດວ່າຈະຢູ່ໃນ simulations.

ທ່ານສາມາດສ້າງການອອກແບບ examples ຈາກຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ GPIO IP. ຫຼັງຈາກທີ່ທ່ານກໍານົດພາລາມິເຕີທີ່ທ່ານຕ້ອງການ, ໃຫ້ຄລິກໃສ່ ສ້າງ Example ການອອກແບບ. ຫຼັກ IP ສ້າງ example ແຫຼ່ງ files ໃນໄດເລກະທໍລີທີ່ທ່ານລະບຸ.

ຮູບທີ 16. ແຫຼ່ງຂໍ້ມູນ Files ໃນ Generated Design Example Directory

ຫມາຍເຫດ: The .qsys files ແມ່ນສໍາລັບການນໍາໃຊ້ພາຍໃນໃນລະຫວ່າງການອອກແບບ exampການຜະລິດພຽງແຕ່. ທ່ານບໍ່ສາມາດແກ້ໄຂ .qsys ເຫຼົ່ານີ້ໄດ້ files.

GPIO IP Core Synthesizable Intel Quartus Prime Design Example

ການອອກແບບທີ່ສັງເຄາະໄດ້ example ແມ່ນລະບົບຜູ້ອອກແບບແພລະຕະຟອມການລວບລວມທີ່ກຽມພ້ອມທີ່ທ່ານສາມາດລວມເຂົ້າໃນໂຄງການ Intel Quartus Prime.

ການຜະລິດແລະການນໍາໃຊ້ການອອກແບບ Example

ເພື່ອສ້າງການອອກແບບ Intel Quartus Prime ທີ່ສັງເຄາະໄດ້ example ຈາກແຫຼ່ງ files, ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ໃນການອອກແບບ example directory:

quartus_sh -t make_qii_design.tcl

ເພື່ອລະບຸອຸປະກອນທີ່ແນ່ນອນທີ່ຈະໃຊ້, ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້:

quartus_sh -t make_qii_design.tcl [device_name]

ສະຄຣິບ TCL ສ້າງໄດເລກະທໍລີ qii ທີ່ມີໂຄງການ ed_synth.qpf file. ທ່ານສາມາດເປີດແລະລວບລວມໂຄງການນີ້ໃນຊອບແວ Intel Quartus Prime.

GPIO IP Core Simulation Design Example

ການອອກແບບ simulation example ໃຊ້ການຕັ້ງຄ່າຕົວກໍານົດຫຼັກ IP GPIO ເພື່ອສ້າງຕົວຢ່າງ IP ທີ່ເຊື່ອມຕໍ່ກັບໄດເວີຈໍາລອງ. ຜູ້ຂັບຂີ່ສ້າງການຈະລາຈອນແບບສຸ່ມແລະກວດສອບພາຍໃນທີ່ຖືກຕ້ອງຕາມກົດຫມາຍຂອງຂໍ້ມູນອອກໄປ.

ການນໍາໃຊ້ການອອກແບບ exampດັ່ງນັ້ນ, ທ່ານສາມາດດໍາເນີນການຈໍາລອງໂດຍໃຊ້ຄໍາສັ່ງດຽວ, ຂຶ້ນກັບ simulator ທີ່ທ່ານໃຊ້. ການຈໍາລອງສະແດງໃຫ້ເຫັນວິທີທີ່ທ່ານສາມາດນໍາໃຊ້ຫຼັກ GPIO IP.

ການຜະລິດແລະການນໍາໃຊ້ການອອກແບບ Example

ເພື່ອສ້າງການອອກແບບ simulation example ຈາກແຫຼ່ງ files ສໍາລັບເຄື່ອງຈໍາລອງ Verilog, ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ໃນການອອກແບບ example directory:

quartus_sh -t make_sim_design.tcl

ເພື່ອສ້າງການອອກແບບ simulation example ຈາກແຫຼ່ງ files ສໍາລັບ simulator VHDL, ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ໃນການອອກແບບ example directory:

quartus_sh -t make_sim_design.tcl VHDL

ສະຄຣິບ TCL ສ້າງໄດເລກະທໍລີ sim ທີ່ມີໄດເລກະທໍລີຍ່ອຍ - ຫນຶ່ງສໍາລັບແຕ່ລະເຄື່ອງມືຈໍາລອງທີ່ສະຫນັບສະຫນູນ. ທ່ານສາມາດຊອກຫາ scripts ສໍາລັບແຕ່ລະເຄື່ອງມື simulation ໃນໄດເລກະທໍລີທີ່ສອດຄ້ອງກັນ.

IP Migration Flow ສໍາລັບອຸປະກອນ Arria V, Cyclone V, ແລະ Stratix V

ກະແສການເຄື່ອນຍ້າຍ IP ອະນຸຍາດໃຫ້ທ່ານຍ້າຍ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ແລະ ALTIOBUF IP cores ຂອງອຸປະກອນ Arria V, Cyclone V, ແລະ Stratix V ໄປຫາຫຼັກ GPIO IP ຂອງອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX.

ກະແສການເຄື່ອນຍ້າຍ IP ນີ້ກຳນົດຄ່າຫຼັກ GPIO IP ໃຫ້ກົງກັບການຕັ້ງຄ່າຂອງ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ແລະ ALTIOBUF IP cores, ອະນຸຍາດໃຫ້ທ່ານສ້າງຫຼັກ IP ຄືນໃໝ່.

ໝາຍເຫດ: ບາງຫຼັກ IP ຮອງຮັບການໄຫຼເຂົ້າຍ້າຍ IP ໃນໂໝດສະເພາະເທົ່ານັ້ນ. ຖ້າຫຼັກ IP ຂອງທ່ານຢູ່ໃນໂຫມດທີ່ບໍ່ໄດ້ຮັບການສະຫນັບສະຫນູນ, ທ່ານອາດຈະຕ້ອງດໍາເນີນການ IP Parameter Editor ສໍາລັບຫຼັກ IP GPIO ແລະກໍານົດຄ່າຫຼັກ IP ດ້ວຍຕົນເອງ.

ການເຄື່ອນຍ້າຍ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ແລະ ALTIOBUF IP Cores ຂອງທ່ານ

ເພື່ອໂອນຍ້າຍ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ແລະ ALTIOBUF IP cores ຂອງທ່ານໄປໃສ່ຫຼັກ IP GPIO Intel FPGA IP, ໃຫ້ເຮັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ເປີດ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ຫຼືຫຼັກ IP ALTIOBUF ຂອງທ່ານໃນຕົວແກ້ໄຂພາຣາມິເຕີ IP.
2. ໃນ ປະຈຸບັນເລືອກຄອບຄົວອຸປະກອນ, ເລືອກ Intel Arria 10 or Intel Cyclone 10 GX.
3. ກົດ ຈົບ ເພື່ອເປີດ GPIO IP Parameter Editor.
   ຕົວແກ້ໄຂພາຣາມິເຕີ IP ກໍານົດການຕັ້ງຄ່າຫຼັກ GPIO IP ທີ່ຄ້າຍຄືກັບການຕັ້ງຄ່າຫຼັກ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ຫຼື ALTIOBUF.
4. ຖ້າມີການຕັ້ງຄ່າທີ່ບໍ່ເຂົ້າກັນໄດ້ລະຫວ່າງສອງອັນ, ເລືອກ ການ​ຕັ້ງ​ຄ່າ​ສະ​ຫນັບ​ສະ​ຫນູນ​ໃຫມ່​.
5. ກົດ ຈົບ ເພື່ອຟື້ນຟູຫຼັກ IP.
6. ປ່ຽນແທນ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ຫຼື ALTIOBUF IP core instantiation ໃນ RTL ດ້ວຍຫຼັກ GPIO IP.

ໝາຍເຫດ: ຊື່ຜອດຫຼັກ GPIO IP ອາດຈະບໍ່ກົງກັບຊື່ພອດຫຼັກ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ຫຼື ALTIOBUF IP ຫຼັກ. ດັ່ງນັ້ນ, ພຽງແຕ່ປ່ຽນຊື່ຫຼັກ IP ໃນ instantiation ອາດຈະບໍ່ພຽງພໍ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Input and Output Bus High and Low Bits ໃນໜ້າທີ 12

ຂໍ້ແນະນຳ: Swap datain_h ແລະ datain_l Ports ໃນ IP ທີ່ເຄື່ອນຍ້າຍແລ້ວ

ເມື່ອທ່ານຍ້າຍ GPIO IP ຂອງທ່ານຈາກອຸປະກອນກ່ອນໜ້າໄປຫາຫຼັກ GPIO IP, ທ່ານສາມາດເປີດໄດ້ ໃຊ້ຊື່ພອດລະດັບສູງສຸດແບບເກົ່າ ທາງເລືອກໃນຕົວແກ້ໄຂພາລາມິເຕີຫຼັກ GPIO IP. ຢ່າງໃດກໍ່ຕາມ, ພຶດຕິກໍາຂອງພອດເຫຼົ່ານີ້ຢູ່ໃນຫຼັກ GPIO IP ແມ່ນແຕກຕ່າງຈາກຫຼັກ IP ທີ່ໃຊ້ສໍາລັບອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V.

ຫຼັກ GPIO IP ຂັບຜອດເຫຼົ່ານີ້ໄປຫາບັນທຶກຜົນຜະລິດຢູ່ຂອບໂມງເຫຼົ່ານີ້:

• datain_h—ຢູ່ໃນຂອບທີ່ເພີ່ມຂຶ້ນຂອງໂມງອອກ
• datain_l—ຢູ່ຂອບຕົກຂອງໂມງອອກ

ຖ້າທ່ານໂອນຍ້າຍ GPIO IP ຂອງທ່ານຈາກອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V, ປ່ຽນພອດ datain_h ແລະ datain_l ເມື່ອທ່ານເຮັດ IP ທີ່ສ້າງຂຶ້ນໂດຍຫຼັກ GPIO IP.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Input and Output Bus High and Low Bits ໃນໜ້າທີ 12

ຮວບຮວມຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP

ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.

ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
20.0.0	ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX
19.3.0	ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX
19.3.0	ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX
18.1	ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX
18.0	ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX
17.1	ຄູ່ມືຜູ້ໃຊ້ Intel FPGA GPIO IP Core
17.0	ຄູ່ມືຜູ້ໃຊ້ Altera GPIO IP Core
16.1	ຄູ່ມືຜູ້ໃຊ້ Altera GPIO IP Core
16.0	ຄູ່ມືຜູ້ໃຊ້ Altera GPIO IP Core
14.1	ຄູ່ມືຜູ້ໃຊ້ Altera GPIO Megafunction
13.1	ຄູ່ມືຜູ້ໃຊ້ Altera GPIO Megafunction

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ GPIO Intel FPGA IP ຄູ່ມືຜູ້ໃຊ້: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2021.07.15	21.2	20.0.0	ອັບເດດແຜນວາດທີ່ສະແດງໃຫ້ເຫັນຄວາມງ່າຍດາຍ view ຂອງເສັ້ນທາງການປ້ອນຂໍ້ມູນ GPIO ແບບສົ້ນດຽວເພື່ອອັບເດດ dout[0] ເປັນ dout[3] ແລະ dout[3] ເປັນ dout[0].
2021.03.29	21.1	20.0.0	ອັບເດດໝາຍເລກເວີຊັນ GPIO IP ເປັນ 20.0.0.
2021.03.12	20.4	19.3.0	ປັບປຸງຄໍາແນະນໍາການເຄື່ອນຍ້າຍ IP ເພື່ອລະບຸວ່າ GPIO IP ຂັບ datain_h ໃນຂອບທີ່ເພີ່ມຂຶ້ນແລະ datain_l ຢູ່ໃນຂອບຫຼຸດລົງ.
2019.10.01	19.3	19.3.0	ແກ້ໄຂຄວາມຜິດພາດການພິມໃນລະຫັດການມອບຫມາຍ .qsf ໃນຫົວຂໍ້ກ່ຽວກັບອົງປະກອບການຊັກຊ້າ.
2019.03.04	18.1	18.1	ໃນ​ຫົວ​ຂໍ້​ກ່ຽວ​ກັບ​ເສັ້ນ​ທາງ​ການ​ປ້ອນ​ຂໍ້​ມູນ​, ແລະ​ຜົນ​ຜະ​ລິດ​ແລະ​ຜົນ​ຜະ​ລິດ​ເຮັດ​ໃຫ້​ເສັ້ນ​ທາງ​: ແກ້ໄຂບັນທຶກໃນຫົວຂໍ້ຕ່າງໆເພື່ອລະບຸວ່າ GPIO Intel FPGA IP ບໍ່ຮອງຮັບການປັບຕົວແບບໄດນາມິກຂອງເຂັມສອງທິດທາງ. ເພີ່ມການເຊື່ອມຕໍ່ກັບ PHY Lite ສໍາລັບ Parallel Interfaces Intel FPGA IP Core ຄູ່ມືຜູ້ໃຊ້: Intel Stratix 10, Intel Arria 10, ແລະອຸປະກອນ Intel Cyclone 10 GX ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຄໍາຮ້ອງສະຫມັກທີ່ຕ້ອງການການປັບຕົວແບບເຄື່ອນໄຫວສໍາລັບ pins bidirectional.
2018.08.28	18.0	18.0	Retitled the document from Intel FPGA GPIO IP Core User Guide to GPIO Intel FPGA IP User Guide: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX. ເພີ່ມການເຊື່ອມຕໍ່ກັບຄູ່ມືຜູ້ໃຊ້ Intel Stratix 10 GPIO IP.  ປ່ຽນຊື່ IP ຈາກ “Intel FPGA GPIO” ເປັນ “GPIO Intel FPGA IP”.  ແກ້ໄຂຕົວຢ່າງຂອງ “clk_fr” ແລະ “clk_hr” ເປັນ “ck_fr” ແລະ “ck_hr”.  ອັບເດດເສັ້ນທາງປ້ອນຂໍ້ມູນ IP GPIO ແລະແຜນວາດເສັ້ນທາງອອກເພື່ອສະແດງຊື່ສັນຍານຫຼັກ IP ຕົວຈິງ.

ວັນທີ	ຮຸ່ນ	ການປ່ຽນແປງ
ເດືອນພະຈິກ 2017	2017.11.06	ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອຸປະກອນ Intel Cyclone 10 GX. ອັບເດດຊື່ສັນຍານໃນຕົວເລກເພື່ອໃຫ້ກົງກັບຊື່ສັນຍານໃນຫຼັກ GPIO IP. ເພີ່ມຮູບແບບຄື້ນເສັ້ນທາງອອກ. ປ່ຽນຊື່ “Altera GPIO IP core” ເປັນ “Intel FPGA GPIO IP core”. ປ່ຽນຊື່ “Altera IOPLL IP core” ເປັນ “Intel FPGA IOPLL IP core”. ປ່ຽນຊື່ “TimeQuest Timing Analyzer” ເປັນ “Timing Analyzer”. ປ່ຽນຊື່ "Qsys" ເປັນ "ຜູ້ອອກແບບເວທີ". ຊີ້ແຈງວ່າສັນຍານ ASET ແລະ ACLR ມີການເຄື່ອນໄຫວສູງ.
ພຶດສະພາ 2017	2017.05.08	ອັບເດດຕາຕະລາງທີ່ລະບຸຕົວກໍານົດການ GPIO buffer ເພື່ອລະບຸເງື່ອນໄຂສໍາລັບ ໃຊ້ວົງຈອນຍຶດລົດເມ ທາງເລືອກພາລາມິເຕີ. ປ່ຽນຊື່ເປັນ Intel.
ຕຸລາ 2016	2016.10.31	ອັບເດດຮູບແບບຄື້ນເສັ້ນທາງການປ້ອນຂໍ້ມູນແລ້ວ. ເພີ່ມຫົວຂໍ້ທີ່ອະທິບາຍຈຸດສູງ ແລະຕ່ຳໃນລົດເມ din ແລະ dout.
ສິງຫາ 2016	2016.08.05	ເພີ່ມບັນທຶກກ່ຽວກັບການຮອງຮັບ OCT ແບບເຄື່ອນໄຫວໃນຫຼັກ GPIO IP. ປັບປຸງຫົວຂໍ້ກ່ຽວກັບການຕັ້ງຄ່າພາລາມິເຕີເພື່ອປັບປຸງຄວາມຖືກຕ້ອງແລະຄວາມຊັດເຈນ. ປັບປຸງພາກສ່ວນກ່ຽວກັບການສ້າງ exampເລ. ເພີ່ມຫົວຂໍ້ແນະນໍາກ່ຽວກັບພຶດຕິກໍາຂອງພອດເກົ່າເມື່ອທ່ານຍ້າຍໄປຫາຫຼັກ GPIO IP ຈາກອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V. ຂຽນຄືນໃຫມ່ແລະປັບໂຄງສ້າງເອກະສານເພື່ອປັບປຸງຄວາມຊັດເຈນແລະເພື່ອຄວາມສະດວກໃນການອ້າງອີງ. ປ່ຽນຕົວຢ່າງຂອງ Quartus II ເປັນ Quartus Prime.
ສິງຫາ 2014	2014.08.18	ເພີ່ມຂໍ້ມູນເວລາ. ເພີ່ມຂໍ້ມູນການຫຸ້ມຫໍ່ລົງທະບຽນ. ເພີ່ມແລ້ວ ໃຊ້ຊື່ພອດລະດັບສູງສຸດແບບເກົ່າ ພາລາມິເຕີ. ນີ້ແມ່ນຕົວກໍານົດການໃຫມ່. ເພີ່ມຂໍ້ມູນການຫຸ້ມຫໍ່ລົງທະບຽນ. ແທນທີ່ຄໍາສັບ megafunction ກັບຫຼັກ IP.
ເດືອນພະຈິກ 2013	2013.11.29	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ສົ່ງຄຳຕິຊົມ

ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP: ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX

ເອກະສານ / ຊັບພະຍາກອນ

Intel GPIO Intel FPGA IP [pdf] ຄູ່ມືຜູ້ໃຊ້ GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້