Intel® FPGA P-Tile Avalon ®
ການຖ່າຍທອດ IP ສໍາລັບ PCI Express*
ການອອກແບບ Example ຄູ່ມືຜູ້ໃຊ້
ອັບເດດສໍາລັບ Intel®
Quartus® Prime Design Suite: 21.3
ເວີຊັນ IP: 6.0.0
ຄູ່ມືຜູ້ໃຊ້

ການອອກແບບ Exampລາຍລະອຽດ le

1.1. ລາຍ​ລະ​ອຽດ​ການ​ທໍາ​ງານ​ສໍາ​ລັບ​ໂຄງ​ການ​ການ​ປ້ອນ​ຂໍ້​ມູນ / ຜົນ​ໄດ້​ຮັບ (PIO​) ອອກ​ແບບ Example

ການອອກແບບ PIO example ປະຕິບັດການໂອນຄວາມຊົງຈໍາຈາກໂປເຊດເຊີເຈົ້າພາບໄປຫາອຸປະກອນເປົ້າຫມາຍ. ໃນນີ້ example, ໂປເຊດເຊີໂຮດຕ້ອງການຄໍາດຽວ MemRd ແລະ emWr
TLPs.
ການອອກແບບ PIO example ອັດຕະໂນມັດສ້າງ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງແລະລວບລວມໃນຊອບແວ Intel Prime. ການອອກແບບ example ກວມເອົາລະດັບຄວາມກ້ວາງຂອງຕົວກໍານົດການ. ຢ່າງໃດກໍ່ຕາມ, ມັນບໍ່ໄດ້ກວມເອົາຕົວກໍານົດການທີ່ເປັນໄປໄດ້ທັງຫມົດຂອງ P-Tile Hard IP ສໍາລັບ PCIe.
ການອອກແບບນີ້ example ປະ​ກອບ​ມີ​ອົງ​ປະ​ກອບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) ທີ່ສ້າງຂຶ້ນດ້ວຍພາລາມິເຕີທີ່ທ່ານລະບຸ. ອົງປະກອບນີ້ຂັບຂໍ້ມູນ TLP ທີ່ໄດ້ຮັບໄປຫາແອັບພລິເຄຊັນ PIO
• ອົງປະກອບ PIO Application (APPS), ເຊິ່ງປະຕິບັດການແປພາສາທີ່ຈໍາເປັນລະຫວ່າງ PCI Express TLPs ແລະ Avalon-MM ງ່າຍໆຂຽນແລະອ່ານໃສ່ຫນ່ວຍຄວາມຈໍາ onchip.
• ອົງປະກອບໜ່ວຍຄວາມຈຳເທິງຊິບ (MEM). ສໍາລັບການອອກແບບ 1×16 exampດັ່ງນັ້ນ, ຫນ່ວຍຄວາມຈໍາໃນຊິບປະກອບດ້ວຍຫນຶ່ງ 16 KB memory block. ສໍາລັບການອອກແບບ 2×8 exampດັ່ງນັ້ນ, ຫນ່ວຍຄວາມຈໍາໃນຊິບປະກອບດ້ວຍສອງບລັອກຫນ່ວຍຄວາມຈໍາ 16 KB.
• Reset Release IP: IP ນີ້ຖືວົງຈອນຄວບຄຸມໃນການຣີເຊັດຈົນກວ່າອຸປະກອນຈະເຂົ້າສູ່ໂໝດຜູ້ໃຊ້ຢ່າງສົມບູນ. FPGA ຢືນຢັນຜົນອອກຂອງ INIT_DONE ເພື່ອສັນຍານວ່າອຸປະກອນຢູ່ໃນໂໝດຜູ້ໃຊ້. Reset Release IP ສ້າງສັນຍານ INIT_DONE ພາຍໃນສະບັບທີ່ປີ້ນກັບກັນເພື່ອສ້າງ nINIT_DONE output ທີ່ທ່ານສາມາດນໍາໃຊ້ສໍາລັບການອອກແບບຂອງທ່ານ. ສັນຍານ nINIT_DONE ຈະສູງຈົນກ່ວາອຸປະກອນທັງຫມົດເຂົ້າສູ່ໂຫມດຜູ້ໃຊ້. ຫຼັງຈາກ nINIT_DONE ຢືນຢັນ (ຕໍ່າ), ເຫດຜົນທັງໝົດຢູ່ໃນໂໝດຜູ້ໃຊ້ ແລະເຮັດວຽກຕາມປົກກະຕິ. ທ່ານສາມາດນໍາໃຊ້ສັນຍານ nINIT_DONE ໃນວິທີຫນຶ່ງຕໍ່ໄປນີ້:
  • ເພື່ອເປີດການຣີເຊັດພາຍນອກ ຫຼືພາຍໃນ.
  • ເພື່ອ​ປິດ​ການ​ປ້ອນ​ຂໍ້​ມູນ​ການ​ປັບ​ຄ່າ​ກັບ​ຕົວ​ຮັບ​ສົ່ງ​ແລະ I/O PLLs​.
  • ເພື່ອເປີດປະຕູການຂຽນຂອງບລັອກການອອກແບບເຊັ່ນ: ບລັອກຫນ່ວຍຄວາມຈໍາທີ່ຝັງໄວ້, ເຄື່ອງຂອງລັດ, ແລະທະບຽນ shift.
  • ເພື່ອ synchronously ຂັບລົງທະບຽນ reset ports input ໃນການອອກແບບຂອງທ່ານ.

ການທົດລອງ simulation ເລັ່ງການອອກແບບ PIO example ແລະ Root Port BFM ເພື່ອໂຕ້ຕອບກັບ Endpoint ເປົ້າໝາຍ.
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001:2015 ລົງທະບຽນ
ຮູບທີ 1. Block Diagram ສໍາລັບ Platform Designer PIO 1×16 Design Example Simulation Testbench

ຮູບທີ 2. Block Diagram ສໍາລັບ Platform Designer PIO 2×8 Design Example Simulation Testbench

ໂປລແກລມທົດສອບຂຽນຫາແລະອ່ານຂໍ້ມູນຄືນຈາກສະຖານທີ່ດຽວກັນໃນຫນ່ວຍຄວາມຈໍາເທິງຊິບ. ມັນປຽບທຽບຂໍ້ມູນທີ່ອ່ານກັບຜົນໄດ້ຮັບທີ່ຄາດໄວ້. ບົດລາຍງານການທົດສອບ, "ການຈໍາລອງຢຸດເຊົາຍ້ອນການສໍາເລັດສົບຜົນສໍາເລັດ" ຖ້າບໍ່ມີຂໍ້ຜິດພາດເກີດຂື້ນ. The P-Tile Avalon
ການອອກແບບການຖ່າຍທອດ example ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ຕັ້ງ​ຄ່າ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• Gen4 x16 ຈຸດສິ້ນສຸດ
• Gen3 x16 ຈຸດສິ້ນສຸດ
• Gen4 x8x8 ຈຸດສິ້ນສຸດ
• Gen3 x8x8 ຈຸດສິ້ນສຸດ

ໝາຍເຫດ: ການທົດລອງ simulation ສໍາລັບ PCIe x8x8 PIO design example ຖືກຕັ້ງຄ່າສໍາລັບການເຊື່ອມຕໍ່ PCIe x8 ດຽວເຖິງແມ່ນວ່າການອອກແບບຕົວຈິງປະຕິບັດສອງເຊື່ອມຕໍ່ PCIe x8.
ໝາຍເຫດ: ການອອກແບບນີ້ example ພຽງແຕ່ສະຫນັບສະຫນູນການຕັ້ງຄ່າເລີ່ມຕົ້ນໃນ Parameter Editor ຂອງ P-tile Avalon Streaming IP ສໍາລັບ PCI Express.
ຮູບທີ 3. Platform Designer System Contents for P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
ຜູ້ອອກແບບແພລະຕະຟອມສ້າງການອອກແບບນີ້ໃຫ້ກັບຕົວປ່ຽນແປງ Gen4 x16.

ຮູບທີ 4. Platform Designer System Contents for P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
ຜູ້ອອກແບບແພລະຕະຟອມສ້າງການອອກແບບນີ້ໃຫ້ກັບຕົວປ່ຽນແປງ Gen4 x8x8.

1.2. ລາຍ​ລະ​ອຽດ​ການ​ທໍາ​ງານ​ສໍາ​ລັບ​ການ​ອອກ​ແບບ​ການ​ຮາກ​ດຽວ I/O Virtualization (SR-IOV​) Example
ການອອກແບບ SR-IOV example ປະຕິບັດການໂອນຄວາມຊົງຈໍາຈາກໂປເຊດເຊີເຈົ້າພາບໄປຫາອຸປະກອນເປົ້າຫມາຍ. ມັນສະຫນັບສະຫນູນເຖິງສອງ PFs ແລະ 32 VFs ຕໍ່ PF.
ການອອກແບບ SR-IOV example ອັດຕະໂນມັດສ້າງ fileທີ່ຈໍາເປັນເພື່ອຈໍາລອງແລະລວບລວມຢູ່ໃນຊອບແວ Intel Quartus Prime. ທ່ານສາມາດດາວນ໌ໂຫລດການອອກແບບລວບລວມກັບ
ຊຸດພັດທະນາ Intel Stratix® 10 DX ຫຼືຊຸດພັດທະນາ Intel Agilex™.
ການອອກແບບນີ້ example ປະ​ກອບ​ມີ​ອົງ​ປະ​ກອບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) ທີ່ສ້າງຂຶ້ນດ້ວຍພາລາມິເຕີທີ່ທ່ານລະບຸ. ອົງປະກອບນີ້ຂັບຂໍ້ມູນ TLP ທີ່ໄດ້ຮັບໄປຫາແອັບພລິເຄຊັນ SR-IOV.
• ອົງປະກອບ SR-IOV Application (APPS), ເຊິ່ງປະຕິບັດການແປພາສາທີ່ຈໍາເປັນລະຫວ່າງ PCI Express TLPs ແລະ Avalon-ST ງ່າຍໆຂຽນແລະອ່ານໃສ່ຫນ່ວຍຄວາມຈໍາໃນຊິບ. ສໍາລັບອົງປະກອບ SR-IOV APPS, ຫນ່ວຍຄວາມຈໍາທີ່ອ່ານ TLP ຈະສ້າງການສໍາເລັດດ້ວຍຂໍ້ມູນ.
  • ສໍາລັບການອອກແບບ SR-IOV example ກັບສອງ PFs ແລະ 32 VFs ຕໍ່ PF, ມີ 66 ສະຖານທີ່ຫນ່ວຍຄວາມຈໍາທີ່ການອອກແບບ example ສາ​ມາດ​ເຂົ້າ​ເຖິງ. ສອງ PFs ສາມາດເຂົ້າເຖິງສອງສະຖານທີ່ຫນ່ວຍຄວາມຈໍາ, ໃນຂະນະທີ່ 64 VFs (2 x 32) ສາມາດເຂົ້າເຖິງ 64 ສະຖານທີ່ຫນ່ວຍຄວາມຈໍາ.
• A Reset Release IP.
  ການທົດລອງ simulation ເລັ່ງການອອກແບບ SR-IOV example ແລະ Root Port BFM ເພື່ອໂຕ້ຕອບກັບ Endpoint ເປົ້າໝາຍ.

ຮູບທີ 5. Block Diagram ສໍາລັບ Platform Designer SR-IOV 1×16 Design Example Simulation Testbench

ຮູບທີ 6. Block Diagram ສໍາລັບ Platform Designer SR-IOV 2×8 Design Example Simulation Testbench

ໂປລແກລມທົດສອບຂຽນຫາແລະອ່ານຄືນຂໍ້ມູນຈາກສະຖານທີ່ດຽວກັນໃນຫນ່ວຍຄວາມຈໍາເທິງຊິບໃນທົ່ວ 2 PFs ແລະ 32 VFs ຕໍ່ PF. ມັນປຽບທຽບຂໍ້ມູນທີ່ອ່ານກັບສິ່ງທີ່ຄາດຫວັງ
ຜົນໄດ້ຮັບ. ບົດລາຍງານການທົດສອບ, "ການຈໍາລອງຢຸດເຊົາຍ້ອນການສໍາເລັດສົບຜົນສໍາເລັດ" ຖ້າບໍ່ມີຂໍ້ຜິດພາດເກີດຂື້ນ.
ການອອກແບບ SR-IOV example ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ຕັ້ງ​ຄ່າ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• Gen4 x16 ຈຸດສິ້ນສຸດ
• Gen3 x16 ຈຸດສິ້ນສຸດ
• Gen4 x8x8 ຈຸດສິ້ນສຸດ
• Gen3 x8x8 ຈຸດສິ້ນສຸດ

ຮູບທີ 7. Platform Designer System Contents for P-Tile Avalon-ST with SR-IOV for PCI Express 1×16 Design Example

ຮູບທີ 8. Platform Designer System Contents for P-Tile Avalon-ST with SR-IOV for PCI Express 2×8 Design Example

ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

ການນໍາໃຊ້ຊອບແວ Intel Quartus Prime, ທ່ານສາມາດສ້າງໂຄງການ I/O (PIO) ການອອກແບບ example ສໍາລັບ Intel FPGA P-Tile Avalon-ST Hard IP ສໍາລັບ PCI Express* IP core. ການອອກແບບທີ່ສ້າງຂຶ້ນ example ສະທ້ອນໃຫ້ເຫັນຕົວກໍານົດການທີ່ທ່ານລະບຸ. PIO example ໂອນຂໍ້ມູນຈາກໂຮງງານຜະລິດເຈົ້າພາບໄປຫາອຸປະກອນເປົ້າຫມາຍ. ມັນເຫມາະສົມສໍາລັບຄໍາຮ້ອງສະຫມັກ lowbandwidth. ການອອກແບບນີ້ example ອັດຕະໂນມັດສ້າງ fileທີ່ຈໍາເປັນເພື່ອຈໍາລອງແລະລວບລວມຢູ່ໃນຊອບແວ Intel Quartus Prime. ທ່ານສາມາດດາວໂຫລດການອອກແບບທີ່ລວບລວມໄປຫາຄະນະກໍາມະການພັດທະນາ FPGA ຂອງທ່ານ. ເພື່ອດາວໂຫລດໃສ່ຮາດແວແບບກຳນົດເອງ, ໃຫ້ອັບເດດການຕັ້ງຄ່າ Intel Quartus Prime File (.qsf) ດ້ວຍການມອບໝາຍ pin ທີ່ຖືກຕ້ອງ . ຮູບທີ 9. ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001:2015 ລົງທະບຽນ
2.1. ໂຄງສ້າງໄດເລກະທໍລີ
ຮູບທີ 10. ໂຄງສ້າງໄດເລກະທໍລີສໍາລັບການອອກແບບທີ່ສ້າງຂຶ້ນ Example

2.2. ການສ້າງການອອກແບບ Example
ຮູບທີ 11. ຂັ້ນຕອນ

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ສ້າງໂຄງການໃຫມ່ (File ➤ ຕົວຊ່ວຍສ້າງໂຄງການໃໝ່).
2. ລະບຸໄດເລກະທໍລີ, ຊື່, ແລະນິຕິບຸກຄົນລະດັບສູງສຸດ.
3. ສໍາລັບປະເພດໂຄງການ, ຍອມຮັບຄ່າເລີ່ມຕົ້ນ, ໂຄງການຫວ່າງເປົ່າ. ຄລິກຕໍ່ໄປ.
4. ສໍາລັບການເພີ່ມ Files ກົດ Next.
5. ສຳລັບການຕັ້ງຄ່າຄອບຄົວ, ອຸປະກອນ ແລະກະດານພາຍໃຕ້ Family, ເລືອກ Intel Agilex ຫຼື Intel Stratix 10.
6. ຖ້າທ່ານເລືອກ Intel Stratix 10 ໃນຂັ້ນຕອນສຸດທ້າຍ, ເລືອກ Stratix 10 DX ໃນເມນູດຶງລົງອຸປະກອນ.
7. ເລືອກອຸປະກອນເປົ້າໝາຍສຳລັບການອອກແບບຂອງທ່ານ.
8. ກົດ Finish.
9. ໃນລາຍການ IP ຊອກຫາແລະເພີ່ມ Intel P-Tile Avalon-ST Hard IP ສໍາລັບ PCI Express.
10. ໃນກ່ອງໂຕ້ຕອບ IP variant ໃຫມ່, ໃຫ້ລະບຸຊື່ສໍາລັບ IP ຂອງທ່ານ. ກົດ ສ້າງ.
11. ໃນແຖບການຕັ້ງຄ່າລະດັບສູງສຸດ ແລະ PCIe*, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານ. ຖ້າທ່ານກໍາລັງໃຊ້ການອອກແບບ SR-IOV exampດັ່ງນັ້ນ, ເຮັດຂັ້ນຕອນຕໍ່ໄປນີ້ເພື່ອເປີດໃຊ້ SR-IOV:
    ກ. ໃນແຖບ PCIe* Device ພາຍໃຕ້ແຖບ PCIe* PCI Express / PCI Capabilities, ໃຫ້ໝາຍເອົາປ່ອງທີ່ເປີດໃຊ້ງານຫຼາຍໜ້າທີ່.
    ຂ. ໃນແຖບການຕັ້ງຄ່າລະບົບ PCIe* Multifunction ແລະ SR-IOV, ກວດເບິ່ງກ່ອງເປີດໃຊ້ການຮອງຮັບ SR-IOV ແລະລະບຸຈໍານວນ PFs ແລະ VFs. ສໍາລັບການຕັ້ງຄ່າ x8, ໃຫ້ກວດເບິ່ງກ່ອງເປີດການທໍາງານທາງກາຍະພາບຫຼາຍອັນ ແລະເປີດໃຊ້ການຮອງຮັບ SR-IOV ສໍາລັບທັງສອງແຖບ PCIe0 ແລະ PCIe1.
    ຄ. ໃນແຖບ PCIe* MSI-X ພາຍໃຕ້ແຖບ PCIe* PCI Express / PCI Capabilities, ເປີດໃຊ້ຄຸນສົມບັດ MSI-X ຕາມຄວາມຕ້ອງການ.
    ງ. ໃນແຖບ PCIe* Base Registers, ເປີດໃຊ້ BAR0 ສໍາລັບທັງ PF ແລະ VF.
    e. ການຕັ້ງຄ່າພາລາມິເຕີອື່ນໆແມ່ນບໍ່ຮອງຮັບສໍາລັບການອອກແບບນີ້ exampເລ.
12. ໃນ Example ແຖບການອອກແບບ, ເຮັດການເລືອກຕໍ່ໄປນີ້:
    ກ. ສໍາລັບ Example ການອອກແບບ Files, ເປີດຕົວເລືອກການຈໍາລອງແລະການສັງເຄາະ.
    ຖ້າທ່ານບໍ່ຕ້ອງການການຈໍາລອງຫຼືການສັງເຄາະເຫຼົ່ານີ້ files, ການປ່ອຍໃຫ້ທາງເລືອກທີ່ສອດຄ້ອງກັນປິດການຫຼຸດຜ່ອນຢ່າງຫຼວງຫຼາຍ exampເວລາການຜະລິດການອອກແບບ.
    ຂ. ສໍາລັບຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ, ມີພຽງແຕ່ Verilog ທີ່ມີຢູ່ໃນການປ່ອຍປະຈຸບັນ.
    ຄ. ສໍາລັບຊຸດການພັດທະນາເປົ້າຫມາຍ, ເລືອກຊຸດພັດທະນາ Intel Stratix 10 DX P-Tile ES1 FPGA, ຊຸດພັດທະນາ Intel Stratix 10 DX P-Tile FPGA ຫຼືຊຸດພັດທະນາ Intel Agilex F-Series P-Tile ES0 FPGA.
    13. ເລືອກ Generate Example Design ເພື່ອສ້າງການອອກແບບ exampທີ່ທ່ານສາມາດຈໍາລອງແລະດາວໂຫລດໃສ່ຮາດແວ. ຖ້າທ່ານເລືອກຫນຶ່ງໃນກະດານພັດທະນາ P-Tile, ອຸປະກອນໃນກະດານນັ້ນຈະຂຽນທັບອຸປະກອນທີ່ເລືອກໄວ້ກ່ອນຫນ້ານີ້ໃນໂຄງການ Intel Quartus Prime ຖ້າອຸປະກອນແຕກຕ່າງກັນ. ເມື່ອການເຕືອນບອກໃຫ້ທ່ານລະບຸໄດເລກະທໍລີສໍາລັບ ex ຂອງທ່ານampການອອກແບບ, ທ່ານສາມາດຍອມຮັບໄດເລກະທໍລີເລີ່ມຕົ້ນ, ./intel_pcie_ptile_ast_0_example_design, ຫຼືເລືອກໄດເລກະທໍລີອື່ນ.
    ຮູບທີ 12. Exampແຖບອອກແບບ
    
13. ກົດ Finish. ເຈົ້າອາດຈະປະຫຍັດ .ip ຂອງເຈົ້າ file ເມື່ອຖືກກະຕຸ້ນ, ແຕ່ມັນບໍ່ຈໍາເປັນຕ້ອງສາມາດໃຊ້ example ການອອກແບບ.
14. ເປີດ exampໂຄງການອອກແບບ.
15. ລວບລວມ example ໂຄງການອອກແບບເພື່ອສ້າງ .sof file ສໍາ​ລັບ​ການ​ສໍາ​ເລັດ example ການອອກແບບ. ນີ້ file ແມ່ນສິ່ງທີ່ທ່ານດາວໂຫຼດໃສ່ກະດານເພື່ອເຮັດການກວດສອບຮາດແວ.
16. ປິດອະດີດຂອງເຈົ້າampໂຄງການອອກແບບ.
    ໃຫ້ສັງເກດວ່າທ່ານບໍ່ສາມາດປ່ຽນການຈັດສັນ PIN ຂອງ PCIe ໃນໂຄງການ Intel Quartus Prime. ຢ່າງໃດກໍຕາມ, ເພື່ອຄວາມສະດວກໃນເສັ້ນທາງ PCB, ທ່ານສາມາດໃຊ້ເວລາ advantage ຂອງລັກສະນະການປີ້ນກັບເລນ ແລະລັກສະນະການປີ້ນຂອງຂົ້ວທີ່ສະຫນັບສະຫນູນໂດຍ IP ນີ້.

2.3. ການຈຳລອງການອອກແບບ Example
ການຕິດຕັ້ງ simulation ກ່ຽວຂ້ອງກັບການໃຊ້ Root Port Bus Functional Model (BFM) ເພື່ອໃຊ້ P-tile Avalon Streaming IP ສໍາລັບ PCIe (DUT) ດັ່ງທີ່ສະແດງຢູ່ໃນຕໍ່ໄປນີ້
ຮູບ.
ຮູບທີ 13. PIO Design Example Simulation Testbench

ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບ testbench ແລະໂມດູນໃນມັນ, ເບິ່ງ Testbench ໃນຫນ້າ 15.
ແຜນວາດການໄຫຼຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຂັ້ນຕອນເພື່ອຈໍາລອງການອອກແບບ example:
ຮູບທີ 14. ຂັ້ນຕອນ

1.  ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbench, / pcie_ed_tb/pcie_ed_tb/sim/ / simulator.
2. ແລ່ນສະຄິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ທ່ານເລືອກ. ອ້າງເຖິງຕາຕະລາງຂ້າງລຸ່ມນີ້.
3. ວິເຄາະຜົນໄດ້ຮັບ.

ໝາຍເຫດ: P-Tile ບໍ່ຮອງຮັບການຈຳລອງ PIPE ຂະໜານ.
ຕາຕະລາງ 1. ຂັ້ນຕອນການດໍາເນີນການຈໍາລອງ

ເຄື່ອງຈຳລອງ	ໄດເລກະທໍລີເຮັດວຽກ	ຄໍາແນະນໍາ
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Invoke vsim (ໂດຍການພິມ vsim, ເຊິ່ງເອົາເຖິງປ່ອງຢ້ຽມ console ບ່ອນທີ່ທ່ານສາມາດດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້). 2. ເຮັດ msim_setup.tcl ຫມາຍເຫດ: ອີກທາງເລືອກ, ແທນທີ່ຈະເຮັດຂັ້ນຕອນ 1 ແລະ 2, ທ່ານສາມາດພິມ: vsim -c -do msim_setup.tcl. 3. ld_debug 4. run -all 5. ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້, “ການຈຳລອງໄດ້ຢຸດລົງເນື່ອງຈາກສຳເລັດສຳເລັດ!”
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. ພິມ sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”
ສືບຕໍ່…

ເຄື່ອງຈຳລອງ	ໄດເລກະທໍລີເຮັດວຽກ	ຄໍາແນະນໍາ
		ໝາຍເຫດ: ຄຳສັ່ງຂ້າງເທິງແມ່ນຄຳສັ່ງແຖວດຽວ. 2. ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈົບລົງດ້ວຍຂໍ້ຄວາມຕໍ່ໄປນີ້, “ການຈຳລອງໄດ້ຢຸດລົງເນື່ອງຈາກສຳເລັດສຳເລັດ!” ຫມາຍເຫດ: ເພື່ອດໍາເນີນການຈໍາລອງໃນໂຫມດໂຕ້ຕອບ, ໃຫ້ໃຊ້ຂັ້ນຕອນຕໍ່ໄປນີ້: (ຖ້າທ່ານສ້າງ simv ທີ່ສາມາດປະຕິບັດໄດ້ໃນໂຫມດທີ່ບໍ່ມີການໂຕ້ຕອບ, ໃຫ້ລຶບ simv ແລະ simv.diadir). 1. ເປີດ vcs_setup.sh file ແລະເພີ່ມຕົວເລືອກດີບັກໃສ່ຄໍາສັ່ງ VCS: vcs -debug_access+r 2. ລວບລວມການອອກແບບ example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. ເລີ່ມການຈໍາລອງໃນຮູບແບບໂຕ້ຕອບ: simv -gui &

testbench ນີ້ຈຳລອງເຖິງລຸ້ນ Gen4 x16.
ບົດລາຍງານການຈໍາລອງ, "ການຈໍາລອງຢຸດເຊົາຍ້ອນການສໍາເລັດສົບຜົນສໍາເລັດ" ຖ້າບໍ່ມີຂໍ້ຜິດພາດເກີດຂື້ນ.
2.3.1. Testbench
testbench ໃຊ້ໂມດູນໄດເວີການທົດສອບ, altpcietb_bfm_rp_gen4_x16.sv, ເພື່ອເລີ່ມຕົ້ນການເຮັດທຸລະກໍາການຕັ້ງຄ່າແລະຫນ່ວຍຄວາມຈໍາ. ໃນຕອນເລີ່ມຕົ້ນ, ໂມດູນໄດເວີການທົດສອບຈະສະແດງຂໍ້ມູນຈາກການລົງທະບຽນ Root Port ແລະ Endpoint Configuration Space, ດັ່ງນັ້ນທ່ານສາມາດພົວພັນກັບພາລາມິເຕີທີ່ທ່ານໄດ້ລະບຸໂດຍໃຊ້ຕົວແກ້ໄຂພາລາມິເຕີ.
ອະດີດample ການອອກແບບແລະ testbench ແມ່ນສ້າງແບບເຄື່ອນໄຫວໂດຍອີງໃສ່ການຕັ້ງຄ່າທີ່ທ່ານເລືອກສໍາລັບ P-Tile IP ສໍາລັບ PCIe. testbench ໃຊ້ພາລາມິເຕີທີ່ທ່ານລະບຸໄວ້ໃນ Parameter Editor ໃນ Intel Quartus Prime. testbench ນີ້ຈໍາລອງເຖິງການເຊື່ອມຕໍ່ ×16 PCI Express ໂດຍໃຊ້ການໂຕ້ຕອບ PCI Express serial. ການອອກແບບ testbench ອະນຸຍາດໃຫ້ມີການຈໍາລອງການເຊື່ອມຕໍ່ PCI Express ຫຼາຍກວ່າຫນຶ່ງຄັ້ງ. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງລະດັບສູງ view ຂອງການອອກແບບ PIO exampເລ.
ຮູບທີ 15. PIO Design Example Simulation Testbench

ລະດັບສູງສຸດຂອງ testbench instantiates ໂມດູນຕົ້ນຕໍດັ່ງຕໍ່ໄປນີ້:

• altpcietb_bfm_rp_gen4x16.sv —ນີ້ແມ່ນ Root Port PCIe BFM.
  // ເສັ້ນທາງໄດເລກະທໍລີ
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /ຊິມ
• pcie_ed_dut.ip: ນີ້ແມ່ນການອອກແບບຈຸດສິ້ນສຸດທີ່ມີພາລາມິເຕີທີ່ທ່ານລະບຸ.
  // ເສັ້ນທາງໄດເລກະທໍລີ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: ໂມດູນນີ້ແມ່ນເປົ້າຫມາຍແລະຜູ້ລິເລີ່ມການເຮັດທຸລະກໍາສໍາລັບ PIO design exampເລ.
  // ເສັ້ນທາງໄດເລກະທໍລີ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: ໂມດູນນີ້ແມ່ນເປົ້າຫມາຍແລະຜູ້ລິເລີ່ມການເຮັດທຸລະກໍາສໍາລັບການອອກແບບ SR-IOV exampເລ.
  // ເສັ້ນທາງໄດເລກະທໍລີ
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

ຮູບທີ 16. SR-IOV Design Example Simulation Testbench

ນອກ​ຈາກ​ນັ້ນ​, testbench ມີ​ການ​ປະ​ຕິ​ບັດ​ວຽກ​ງານ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• ສ້າງໂມງອ້າງອີງສໍາລັບ Endpoint ໃນຄວາມຖີ່ທີ່ຕ້ອງການ.
• ສະໜອງການຣີເຊັດ PCI ​​Express ໃນຕອນເລີ່ມຕົ້ນ.

ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມກ່ຽວກັບ Root Port BFM, ເບິ່ງບົດ TestBench ຂອງ Intel FPGA P-Tile Avalon streaming IP ສໍາລັບ PCI Express User Guide.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
Intel FPGA P-Tile Avalon streaming IP ສໍາລັບຄູ່ມືຜູ້ໃຊ້ PCI Express
2.3.1.1. ໂມດູນໄດເວີທົດສອບ
ໂມດູນໄດເວີການທົດສອບ, intel_pcie_ptile_tbed_hwtcl.v, instantiates the toplevel BFM,altpcietb_bfm_top_rp.v.
BFM ລະດັບສູງສຸດສໍາເລັດວຽກງານດັ່ງຕໍ່ໄປນີ້:

1. Instantiates ຄົນຂັບແລະຕິດຕາມກວດກາ.
2. Instantiates Root Port BFM.
3. Instantiates ການໂຕ້ຕອບ serial.

ໂມດູນການຕັ້ງຄ່າ, altpcietb_g3bfm_configure.v, ປະຕິບັດວຽກງານຕໍ່ໄປນີ້:

1. ຕັ້ງຄ່າ ແລະມອບໝາຍ BARs.
2. ກຳນົດຄ່າພອດຮາກ ແລະຈຸດສິ້ນສຸດ.
3. ສະແດງການຕັ້ງຄ່າພື້ນທີ່ການຕັ້ງຄ່າ, BAR, MSI, MSI-X ແລະ AER ທີ່ສົມບູນແບບ.

2.3.1.2. PIO Design Example Testbench

ຮູບຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນການອອກແບບ PIO example ລໍາດັບຊັ້ນການອອກແບບ simulation. ການທົດສອບສໍາລັບການອອກແບບ PIO example ຖືກກໍານົດດ້ວຍພາລາມິເຕີ apps_type_hwtcl ທີ່ຕັ້ງເປັນ
3. ການທົດສອບທີ່ດໍາເນີນການພາຍໃຕ້ຄ່າພາລາມິເຕີນີ້ຖືກກໍານົດໄວ້ໃນ ebfm_cfg_rp_ep_rootport, find_mem_bar ແລະ downstream_loop.
ຮູບທີ 17. PIO Design Example Simulation Design Hierarchy

testbench ເລີ່ມຕົ້ນດ້ວຍການຝຶກອົບຮົມການເຊື່ອມຕໍ່ແລະຫຼັງຈາກນັ້ນເຂົ້າເຖິງພື້ນທີ່ການຕັ້ງຄ່າຂອງ IP ສໍາລັບການນັບ. ວຽກງານທີ່ເອີ້ນວ່າ downstream_loop (ກໍານົດຢູ່ໃນພອດຮາກ
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) ຈາກນັ້ນເຮັດການທົດສອບການເຊື່ອມຕໍ່ PCIe. ການທົດສອບນີ້ປະກອບດ້ວຍຂັ້ນຕອນດັ່ງຕໍ່ໄປນີ້:

1. ອອກຄໍາສັ່ງຂຽນຫນ່ວຍຄວາມຈໍາເພື່ອຂຽນ dword ດຽວຂອງຂໍ້ມູນເຂົ້າໄປໃນຫນ່ວຍຄວາມຈໍາເທິງຊິບທີ່ຢູ່ເບື້ອງຫຼັງ Endpoint.
2. ອອກຄຳສັ່ງອ່ານໜ່ວຍຄວາມຈຳເພື່ອອ່ານຂໍ້ມູນຄືນຈາກໜ່ວຍຄວາມຈຳໃນຊິບ.
3. ປຽບທຽບຂໍ້ມູນການອ່ານກັບຂໍ້ມູນການຂຽນ. ຖ້າພວກເຂົາກົງກັນ, ການທົດສອບຈະນັບວ່າເປັນ Pass.
4. ເຮັດຊ້ຳຂັ້ນຕອນທີ 1, 2 ແລະ 3 ເປັນເວລາ 10 ເທື່ອ.

ການຂຽນຄວາມຊົງຈໍາຄັ້ງທໍາອິດເກີດຂຶ້ນປະມານ 219 ພວກເຮົາ. ມັນຕິດຕາມດ້ວຍຫນ່ວຍຄວາມຈໍາທີ່ອ່ານຢູ່ໃນການໂຕ້ຕອບ Avalon-ST RX ຂອງ P-tile Hard IP ສໍາລັບ PCIe. ການສໍາເລັດ TLP ປາກົດຂຶ້ນບໍ່ດົນຫຼັງຈາກຄໍາຮ້ອງຂໍການອ່ານຫນ່ວຍຄວາມຈໍາໃນການໂຕ້ຕອບ Avalon-ST TX.
2.3.1.3. SR-IOV Design Example Testbench
ຮູບຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນການອອກແບບ SR-IOV example ລໍາດັບຊັ້ນການອອກແບບ simulation. ການທົດສອບສໍາລັບການອອກແບບ SR-IOV example ແມ່ນປະຕິບັດໂດຍວຽກງານທີ່ເອີ້ນວ່າ sriov_test,
ເຊິ່ງຖືກກໍານົດໄວ້ໃນ altpcietb_bfm_cfbp.sv.
ຮູບທີ 18. SR-IOV Design Example Simulation Design Hierarchy

SR-IOV testbench ສະຫນັບສະຫນູນເຖິງສອງຫນ້າທີ່ທາງດ້ານຮ່າງກາຍ (PFs) ແລະ 32 Virtual Functions (VFs) ຕໍ່ PF.
testbench ເລີ່ມຕົ້ນດ້ວຍການຝຶກອົບຮົມການເຊື່ອມຕໍ່ແລະຫຼັງຈາກນັ້ນເຂົ້າເຖິງພື້ນທີ່ການຕັ້ງຄ່າຂອງ IP ສໍາລັບການນັບ. ຫຼັງຈາກນັ້ນ, ມັນປະຕິບັດຂັ້ນຕອນດັ່ງຕໍ່ໄປນີ້:

1. ສົ່ງຄໍາຮ້ອງຂໍການຂຽນຫນ່ວຍຄວາມຈໍາໄປຫາ PF ປະຕິບັດຕາມຄໍາຮ້ອງຂໍການອ່ານຫນ່ວຍຄວາມຈໍາເພື່ອອ່ານຄືນຂໍ້ມູນດຽວກັນສໍາລັບການປຽບທຽບ. ຖ້າຂໍ້ມູນທີ່ອ່ານກົງກັບຂໍ້ມູນການຂຽນ, ມັນແມ່ນ
   ໃບຜ່ານ. ການທົດສອບນີ້ແມ່ນປະຕິບັດໂດຍວຽກງານທີ່ເອີ້ນວ່າ my_test (ກໍານົດໃນ altpcietb_bfm_cfbp.v). ການທົດສອບນີ້ແມ່ນຊ້ໍາສອງຄັ້ງສໍາລັບແຕ່ລະ PF.
2. ສົ່ງຄໍາຮ້ອງຂໍການຂຽນຫນ່ວຍຄວາມຈໍາໄປຫາ VF ປະຕິບັດຕາມຄໍາຮ້ອງຂໍການອ່ານຫນ່ວຍຄວາມຈໍາເພື່ອອ່ານຄືນຂໍ້ມູນດຽວກັນສໍາລັບການປຽບທຽບ. ຖ້າຂໍ້ມູນທີ່ອ່ານກົງກັບຂໍ້ມູນການຂຽນ, ມັນແມ່ນ
   ໃບຜ່ານ. ການທົດສອບນີ້ແມ່ນປະຕິບັດໂດຍວຽກງານທີ່ເອີ້ນວ່າ cfbp_target_test (ກໍານົດໃນ altpcietb_bfm_cfbp.v). ການທົດສອບນີ້ແມ່ນຊ້ໍາສໍາລັບແຕ່ລະ VF.

ການຂຽນຄວາມຊົງຈໍາຄັ້ງທໍາອິດເກີດຂຶ້ນປະມານ 263 ພວກເຮົາ. ມັນຕິດຕາມດ້ວຍຫນ່ວຍຄວາມຈໍາທີ່ອ່ານຢູ່ໃນການໂຕ້ຕອບ Avalon-ST RX ຂອງ PF0 ຂອງ P-tile Hard IP ສໍາລັບ PCIe. ການສໍາເລັດ TLP ປາກົດຂຶ້ນບໍ່ດົນຫຼັງຈາກຄໍາຮ້ອງຂໍການອ່ານຫນ່ວຍຄວາມຈໍາໃນການໂຕ້ຕອບ Avalon-ST TX.
2.4. ການລວບລວມການອອກແບບ Example

1. ທ່ອງໄປຫາ /intel_pcie_ptile_ast_0_example_design/ ແລະເປີດ pcie_ed.qpf.
2. ຖ້າທ່ານເລືອກອັນໃດອັນໜຶ່ງໃນສອງຊຸດພັດທະນາຕໍ່ໄປນີ້, ການຕັ້ງຄ່າທີ່ກ່ຽວຂ້ອງກັບ VID ແມ່ນລວມຢູ່ໃນ .qsf. file ຂອງການອອກແບບທີ່ສ້າງຂຶ້ນ example, ແລະທ່ານບໍ່ຈໍາເປັນຕ້ອງເພີ່ມໃຫ້ເຂົາເຈົ້າດ້ວຍຕົນເອງ. ຈື່ໄວ້ວ່າການຕັ້ງຄ່າເຫຼົ່ານີ້ແມ່ນສະເພາະກະດານ.
   • ຊຸດພັດທະນາ Intel Stratix 10 DX P-Tile ES1 FPGA
   • ຊຸດການພັດທະນາ Intel Stratix 10 DX P-Tile Production FPGA
   • ຊຸດພັດທະນາ Intel Agilex F-Series P-Tile ES0 FPGA
3. ໃນເມນູການປະມວນຜົນ, ເລືອກ Start Compilation.

2.5. ການຕິດຕັ້ງໄດເວີ Linux Kernel

ກ່ອນທີ່ທ່ານຈະສາມາດທົດສອບການອອກແບບ exampໃນຮາດແວ, ທ່ານຕ້ອງຕິດຕັ້ງ Linux kernel
ຄົນຂັບ. ທ່ານສາມາດນໍາໃຊ້ໄດເວີນີ້ເພື່ອເຮັດການທົດສອບດັ່ງຕໍ່ໄປນີ້:
•ການທົດສອບການເຊື່ອມໂຍງ PCIe ທີ່ປະຕິບັດ 100 ຂຽນແລະອ່ານ
• ພື້ນທີ່ຄວາມຈຳ DWORD
ອ່ານແລະຂຽນ
• ພື້ນທີ່ການຕັ້ງຄ່າ DWORD ອ່ານ ແລະຂຽນ
(1)
ນອກຈາກນັ້ນ, ທ່ານສາມາດນໍາໃຊ້ໄດເວີເພື່ອປ່ຽນຄ່າຂອງພາລາມິເຕີຕໍ່ໄປນີ້:
• BAR ທີ່ຖືກນໍາໃຊ້
•ອຸປະກອນທີ່ເລືອກ (ໂດຍການລະບຸຕົວເລກລົດເມ, ອຸປະກອນແລະຫນ້າທີ່ (BDF) ສໍາລັບ
ອຸ​ປະ​ກອນ​)
ສໍາເລັດຂັ້ນຕອນຕໍ່ໄປນີ້ເພື່ອຕິດຕັ້ງໄດເວີ kernel:

1. ໄປທີ່ ./software/kernel/linux ພາຍໃຕ້ example ໄດເລກະທໍລີການຜະລິດອອກແບບ.
2. ປ່ຽນການອະນຸຍາດໃນການຕິດຕັ້ງ, ໂຫຼດ, ແລະຖອນການໂຫຼດ files:
   $ chmod 777 ຕິດຕັ້ງການໂຫຼດ unload
3. ຕິດຕັ້ງໄດເວີ:
   $ sudo ./install
4. ກວດສອບການຕິດຕັ້ງໄດເວີ:
   $ lsmod | grep intel_fpga_pcie_drv
   ຜົນທີ່ຄາດໄວ້:
   intel_fpga_pcie_drv 17792 0
5. ກວດສອບວ່າ Linux ຮັບຮູ້ການອອກແບບ PCIe example:
   $ lspci -d 1172: 000 -v | grep intel_fpga_pcie_drv
   ໝາຍເຫດ: ຖ້າທ່ານໄດ້ປ່ຽນ Vendor ID, ປ່ຽນແທນ Vendor ID ໃໝ່ສຳລັບ Intel's
   ID ຜູ້ຂາຍໃນຄໍາສັ່ງນີ້.
   ຜົນທີ່ຄາດໄວ້:
   ໄດເວີ Kernel ທີ່ໃຊ້ຢູ່: intel_fpga_pcie_drv

2.6. ແລ່ນການອອກແບບ Example
ນີ້ແມ່ນການປະຕິບັດການທົດສອບທີ່ທ່ານສາມາດປະຕິບັດໃນ P-Tile Avalon-ST PCIe design examples:

1. ຕະຫຼອດຄູ່ມືຜູ້ໃຊ້ນີ້, ຄໍາສັບຄໍາສັບ, DWORD ແລະ QWORD ມີຄວາມຫມາຍດຽວກັນທີ່ພວກເຂົາມີຢູ່ໃນ PCI Express Base Specification. ຄຳສັບໃດໜຶ່ງແມ່ນ 16 bits, DWORD ແມ່ນ 32 bits, ແລະ QWORD ແມ່ນ 64 bits.

ຕາຕະລາງ 2. ການປະຕິບັດການທົດສອບສະຫນັບສະຫນູນໂດຍ P-Tile Avalon-ST PCIe Design Examples

ການດໍາເນີນງານ	BAR ທີ່ຕ້ອງການ	ສະຫນັບສະຫນູນໂດຍ P-Tile Avalon-ST PCIe Design Example
0: ການທົດສອບການເຊື່ອມຕໍ່ – 100 ຂຽນແລະອ່ານ	0	ແມ່ນແລ້ວ
1: ຂຽນພື້ນທີ່ຄວາມຊົງຈໍາ	0	ແມ່ນແລ້ວ
2: ອ່ານພື້ນທີ່ຄວາມຊົງຈໍາ	0	ແມ່ນແລ້ວ
3: ຂຽນພື້ນທີ່ການຕັ້ງຄ່າ	ບໍ່ມີ	ແມ່ນແລ້ວ
4: ອ່ານພື້ນທີ່ການຕັ້ງຄ່າ	ບໍ່ມີ	ແມ່ນແລ້ວ
5: ປ່ຽນ BAR	ບໍ່ມີ	ແມ່ນແລ້ວ
6: ປ່ຽນອຸປະກອນ	ບໍ່ມີ	ແມ່ນແລ້ວ
7: ເປີດໃຊ້ SR-IOV	ບໍ່ມີ	ແມ່ນແລ້ວ (*)
8: ເຮັດການທົດສອບການເຊື່ອມຕໍ່ສໍາລັບທຸກໆຟັງຊັນ virtual ທີ່ເປີດຢູ່ໃນອຸປະກອນປະຈຸບັນ	ບໍ່ມີ	ແມ່ນແລ້ວ (*)
9: ປະຕິບັດ DMA	ບໍ່ມີ	ບໍ່
10: ອອກຈາກໂຄງການ	ບໍ່ມີ	ແມ່ນແລ້ວ

ຫມາຍເຫດ: (*) ການປະຕິບັດການທົດສອບເຫຼົ່ານີ້ສາມາດໃຊ້ໄດ້ພຽງແຕ່ໃນເວລາທີ່ການອອກແບບ SR-IOV example ຖືກເລືອກ.
2.6.1. ແລ່ນ PIO Design Example

1. ໄປທີ່ ./software/user/example ພາຍໃຕ້ການອອກແບບ example directory.
2. ລວບລວມການອອກແບບ exampຄໍາຮ້ອງສະຫມັກ le:
   $ ເຮັດ
3. ດໍາ​ເນີນ​ການ​ທົດ​ສອບ​:
   $ sudo ./intel_fpga_pcie_link_test
   ທ່ານສາມາດດໍາເນີນການທົດສອບການເຊື່ອມຕໍ່ Intel FPGA IP PCIe ໃນໂຫມດຄູ່ມືຫຼືອັດຕະໂນມັດ. ເລືອກຈາກ:
   • ໃນໂໝດອັດຕະໂນມັດ, ແອັບພລິເຄຊັ່ນຈະເລືອກອຸປະກອນໂດຍອັດຕະໂນມັດ. ການທົດສອບເລືອກອຸປະກອນ Intel PCIe ທີ່ມີ BDF ຕ່ໍາສຸດໂດຍການຈັບຄູ່ ID ຜູ້ຂາຍ.
   ການທົດສອບຍັງເລືອກ BAR ຕ່ໍາສຸດທີ່ມີຢູ່.
   • ໃນ​ຮູບ​ແບບ​ຄູ່​ມື​, ການ​ທົດ​ສອບ​ສອບ​ຖາມ​ທ່ານ​ສໍາ​ລັບ​ລົດ​ເມ​, ອຸ​ປະ​ກອນ​, ແລະ​ຈໍາ​ນວນ​ການ​ທໍາ​ງານ​ແລະ BAR​.
   ສໍາລັບຊຸດການພັດທະນາ Intel Stratix 10 DX ຫຼື Intel Agilex, ທ່ານສາມາດກໍານົດໄດ້
   BDF ໂດຍການພິມຄໍາສັ່ງຕໍ່ໄປນີ້:
   $ lspci -d 1172:
   4. ນີ້ແມ່ນ sample ການຖອດຂໍ້ຄວາມຈາກໂຫມດອັດຕະໂນມັດ ແລະຄູ່ມື:
   ໂໝດອັດຕະໂນມັດ:

ໂໝດຄູ່ມື:

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
PCIe Link Inspector ເກີນview
ໃຊ້ PCIe Link Inspector ເພື່ອຕິດຕາມການເຊື່ອມຕໍ່ຢູ່ທີ່ Physical, Data Link ແລະ Transaction Layers.
2.6.2. ແລ່ນ SR-IOV Design Example

ນີ້ແມ່ນຂັ້ນຕອນເພື່ອທົດສອບການອອກແບບ SR-IOV exampຮາດແວ:

1. ດໍາເນີນການທົດສອບການເຊື່ອມຕໍ່ Intel FPGA IP PCIe ໂດຍການແລ່ນ sudo ./
   intel_fpga_pcie_link_test ຄໍາສັ່ງແລະຫຼັງຈາກນັ້ນເລືອກເອົາທາງເລືອກ 1:
   ເລືອກອຸປະກອນດ້ວຍຕົນເອງ.
2. ໃສ່ BDF ຂອງຟັງຊັນທາງກາຍະພາບທີ່ຟັງຊັນສະເໝືອນຖືກຈັດສັນ.
3. ໃສ່ BAR “0” ເພື່ອສືບຕໍ່ໄປຫາເມນູການທົດສອບ.
4. ໃສ່ຕົວເລືອກ 7 ເພື່ອເປີດໃຊ້ SR-IOV ສໍາລັບອຸປະກອນປະຈຸບັນ.
5. ໃສ່ຈໍານວນຟັງຊັນສະເໝືອນທີ່ຈະເປີດໃຊ້ສໍາລັບອຸປະກອນປະຈຸບັນ.
   
6. ໃສ່ທາງເລືອກ 8 ເພື່ອເຮັດການທົດສອບການເຊື່ອມຕໍ່ສໍາລັບທຸກໆຟັງຊັນສະເໝືອນທີ່ຖືກຈັດສັນໄວ້ສໍາລັບຟັງຊັນທາງກາຍະພາບ. ຄໍາຮ້ອງສະຫມັກການທົດສອບການເຊື່ອມຕໍ່ຈະເຮັດ 100 ຫນ່ວຍຄວາມຈໍາຂຽນດ້ວຍ dword ດຽວຂອງຂໍ້ມູນແຕ່ລະຄົນແລະຫຼັງຈາກນັ້ນອ່ານຂໍ້ມູນກັບຄືນໄປບ່ອນສໍາລັບການກວດສອບ. ແອັບພລິເຄຊັນຈະພິມຈໍານວນຫນ້າທີ່ virtual ທີ່ລົ້ມເຫລວໃນການທົດສອບການເຊື່ອມຕໍ່ໃນຕອນທ້າຍຂອງການທົດສອບ.
   7. ໃນ terminal ໃຫມ່, ດໍາເນີນການ lspci –d 1172: | grep -c "Altera" ຄໍາສັ່ງເພື່ອກວດສອບການນັບຈໍານວນ PFs ແລະ VFs. ຜົນໄດ້ຮັບທີ່ຄາດວ່າຈະເປັນຜົນລວມຂອງຈໍານວນຂອງຫນ້າທີ່ທາງດ້ານຮ່າງກາຍແລະຈໍານວນຂອງຫນ້າທີ່ virtual.

P-tile Avalon Streaming IP ສໍາລັບການອອກແບບ PCI Express

Example User Guide Archives

ລຸ້ນ Intel Quartus Prime	ຄູ່ມືຜູ້ໃຊ້
21.2	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້
20.3	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້
20.2	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້
20.1	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້
19.4	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້
19.1.1	P-tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO
9001:2015
ລົງທະບຽນ

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ Intel P-Tile Avalon

ການຖ່າຍທອດ IP Hard ສໍາລັບ PCIe Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2021.10.04	21.3	6.0.0	ປ່ຽນການຕັ້ງຄ່າທີ່ຮອງຮັບສຳລັບການອອກແບບ SR-IOV example ຈາກ Gen3 x16 EP ແລະ Gen4 x16 EP ເປັນ Gen3 x8 EP ແລະ Gen4 x8 EP ໃນຄໍາອະທິບາຍຟັງຊັນສໍາລັບ Single Root I/O Virtualization (SR-IOV) Design Example ພາກ. ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບຊຸດການພັດທະນາ Intel Stratix 10 DX P-tile ການຜະລິດ FPGA ກັບການສ້າງການອອກແບບ Example ພາກ.
2021.07.01	21.2	5.0.0	ລຶບຮູບແບບຄື້ນຈຳລອງສຳລັບ PIO ແລະ SR-IOV ອອກແບບ examples ຈາກພາກຈໍາລອງການອອກແບບ Exampເລ. ປັບປຸງຄໍາສັ່ງເພື່ອສະແດງ BDF ໃນພາກ ແລ່ນ PIO Design Exampເລ.
2020.10.05	20.3	3.1.0	ຖອນພາກສ່ວນການລົງທະບຽນນັບຕັ້ງແຕ່ການອອກແບບ Avalon Streaming examples ບໍ່ມີທະບຽນຄວບຄຸມ.
2020.07.10	20.2	3.0.0	ເພີ່ມຮູບແບບຄື້ນຈຳລອງ, ລາຍລະອຽດກໍລະນີທົດສອບ ແລະຄຳອະທິບາຍຜົນການທົດສອບສຳລັບການອອກແບບ examples. ເພີ່ມຄໍາແນະນໍາການຈໍາລອງສໍາລັບການຈໍາລອງ ModelSim ກັບ Simulating ການອອກແບບ Example ພາກ.
2020.05.07	20.1	2.0.0	ອັບເດດຊື່ເອກະສານເປັນ Intel FPGA P-Tile Avalon streaming IP ສໍາລັບ PCI Express Design Example ຄູ່ມືຜູ້ໃຊ້ເພື່ອຕອບສະຫນອງຄໍາແນະນໍາການຕັ້ງຊື່ຕາມກົດຫມາຍໃຫມ່. ອັບເດດຄຳສັ່ງຈຳລອງໂໝດໂຕ້ຕອບ VCS ແລ້ວ.
2019.12.16	19.4	1.1.0	ເພີ່ມການອອກແບບ SR-IOV exampຄໍາອະທິບາຍ.
2019.11.13	19.3	1.0.0	ເພີ່ມ Gen4 x8 Endpoint ແລະ Gen3 x8 Endpoint ໃສ່ລາຍຊື່ການຕັ້ງຄ່າທີ່ຮອງຮັບ.
2019.05.03	19.1.1	1.0.0	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO
9001:2015
ລົງທະບຽນ

Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683038
UG-20234
ລຸ້ນ: 2021.10.04

ເອກະສານ / ຊັບພະຍາກອນ

intel FPGA P-Tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ FPGA P-Tile, Avalon Streaming IP ສໍາລັບ PCI Express Design Example, FPGA P-Tile Avalon Streaming IP ສໍາລັບ PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້