ບັນທຶກການປ່ອຍ IP ຂອງ Intel Interlaken 2nd Gen FPGA

Interlaken (ຮຸ່ນທີ 2) Intel® FPGA IP Release Notes

ຖ້າບັນທຶກການປ່ອຍບໍ່ສາມາດໃຊ້ໄດ້ສໍາລັບສະບັບຫຼັກ IP ສະເພາະ, IP core ຈະບໍ່ມີການປ່ຽນແປງໃນຮຸ່ນນັ້ນ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບການອັບເດດ IP ອອກມາເຖິງ v18.1, ອ້າງອີງເຖິງ Intel Quartus Prime Design Suite Update Release Notes. ລຸ້ນ Intel® FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus® Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel FPGA IP ມີໂຄງການສະບັບໃໝ່. ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ບັນທຶກການອັບເດດ Intel Quartus Prime Design Suite
• Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
• Errata ສໍາລັບ Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP ໃນພື້ນຖານຄວາມຮູ້
• Interlaken (ຮຸ່ນທີ 2) Intel Stratix 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
• Interlaken (ຮຸ່ນທີ 2) Intel Agilex FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
• ການແນະນໍາ Intel FPGA IP Cores

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP v20.0.0

ຕາຕະລາງ 1. v20.0.0 2020.10.05

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
20.3	ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອັດຕາຂໍ້ມູນ 25.78125 Gbps.	—
	ແກ້ໄຂອັດຕາຂໍ້ມູນສະຫນັບສະຫນູນຈາກ 25.3 Gbps ເປັນ 25.28 Gbps ແລະ 25.8 Gbps ເປັນ 25.78125 Gbps.	—

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP v19.3.0

ຕາຕະລາງ 2. v19.3.0 2020.06.22

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.3.0	ຕອນນີ້ IP ຮອງຮັບຄຸນສົມບັດ Interlaken Look-aside.	—
	ເພີ່ມໃຫມ່ ເປີດໃຊ້ໂໝດ Interlaken Look-aside ພາລາມິເຕີໃນຕົວແກ້ໄຂພາລາມິເຕີ IP.	ທ່ານສາມາດປັບຄ່າ IP ໃນໂໝດ Interlaken Look-aside.
	ການ​ເລືອກ​ຮູບ​ແບບ​ການ​ໂອນ​ ພາລາມິເຕີຖືກລຶບອອກຈາກຊອບແວ Intel Quartus Prime ຮຸ່ນປະຈຸບັນ.	—
	ເພີ່ມການຮອງຮັບອັດຕາຂໍ້ມູນ 12.5 Gbps ສໍາລັບຈໍານວນເລນ 10 ໃນ H-tile ແລະ E-tile (ໂໝດ NRZ) IP core variations.	—
	ເອົາສັນຍານຕໍ່ໄປນີ້ອອກຈາກ IP: • rx_pma_data • tx_pma_data • itx_hungry • itx_hungry	—
	ເພີ່ມສັນຍານໃໝ່ຕໍ່ໄປນີ້: • sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit	—
	ລຶບການຊົດເຊີຍສອງອັນຕໍ່ໄປນີ້ອອກຈາກແຜນທີ່ລົງທະບຽນ: • 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR	—
	ການທົດສອບຮາດແວຂອງການອອກແບບ example ຕອນນີ້ສາມາດໃຊ້ໄດ້ກັບອຸປະກອນ Intel Agilex™.	ທ່ານສາມາດທົດສອບການອອກແບບ exampກ່ຽວກັບ Intel Agilex F- series Transceiver-SoC Development Kit.
	ທ່ານສາມາດປ່ຽນອັດຕາຂໍ້ມູນແລະຄວາມຖີ່ຂອງໂມງການອ້າງອິງ transceiver ເປັນຄ່າທີ່ແຕກຕ່າງກັນເລັກນ້ອຍສໍາລັບ IP instance Interlaken (2nd Generation) ຂອງທ່ານທີ່ແນໃສ່ອຸປະກອນ Intel Stratix® 10 H-tile ຫຼື E-tile. ອ້າງອີງເຖິງ KDB ນີ້ສຳລັບຂໍ້ມູນກ່ຽວກັບວິທີປ່ຽນອັດຕາຂໍ້ມູນ.	ທ່ານ​ສາ​ມາດ​ປັບ​ອັດ​ຕາ​ການ​ຂໍ້​ມູນ​ໂດຍ​ອີງ​ໃສ່​ກະ​ເບື້ອງ​.

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP v19.2.1

ຕາຕະລາງ 3. v19.2.1 2019.09.27

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.3	ການປ່ອຍສາທາລະນະສໍາລັບອຸປະກອນ Intel Agilex ກັບ E-tile transceivers.	—
	ປ່ຽນຊື່ Interlaken (ຮຸ່ນທີ 2) Intel Stratix 10 FPGA IP ເປັນ Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP	—

Interlaken (ຮຸ່ນທີ 2) Intel Stratix 10 FPGA IP v18.1 ອັບເດດ 1

ຕາຕະລາງ 4. ເວີຊັນ 18.1 ອັບເດດ 1 2019.03.15

ລາຍລະອຽດ	ຜົນກະທົບ
ເພີ່ມການຮອງຮັບຮູບແບບຫຼາຍພາກສ່ວນ.	—
ເພີ່ມແລ້ວ ຈໍານວນສ່ວນ ພາລາມິເຕີ.	—
• ເພີ່ມ​ການ​ຮອງ​ຮັບ​ສໍາ​ລັບ​ການ​ປະ​ສົມ​ເສັ້ນ​ແລະ​ອັດ​ຕາ​ຂໍ້​ມູນ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​: — ສໍາລັບອຸປະກອນ Intel Stratix 10 L-tile: • 4 ເລນທີ່ມີອັດຕາເລນ 12.5/25.3/25.8 Gbps • 8 ເລນທີ່ມີອັດຕາເລນ 12.5 Gbps - ສໍາລັບອຸປະກອນ Intel Stratix 10 H-tile: • 4 ເລນທີ່ມີອັດຕາເລນ 12.5/25.3/25.8 Gbps • 8 ເລນທີ່ມີອັດຕາເລນ 12.5/25.3/25.8 Gbps • 10 ເລນທີ່ມີອັດຕາເລນ 25.3/25.8 Gbps — ສໍາ​ລັບ​ອຸ​ປະ​ກອນ Intel Stratix 10 E-tile (NRZ​)​: • 4 ເລນທີ່ມີອັດຕາເລນ 6.25/12.5/25.3/25.8 Gbps • 8 ເລນທີ່ມີອັດຕາເລນ 12.5/25.3/25.8 Gbps • 10 ເລນທີ່ມີອັດຕາເລນ 25.3/25.8 Gbps • 12 ເລນທີ່ມີອັດຕາເລນ 10.3125 Gbps	—
• ເພີ່ມສັນຍານການໂຕ້ຕອບຜູ້ໃຊ້ໃໝ່ຕໍ່ໄປນີ້: — itx_eob1 — itx_eopbits1 — itx_chan1	—
• ເພີ່ມສັນຍານການໂຕ້ຕອບຜູ້ໃຊ້ຕົວຮັບໃໝ່ຕໍ່ໄປນີ້: — irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err	—

Interlaken (ຮຸ່ນທີ 2) Intel Stratix 10 FPGA IP v18.1

ຕາຕະລາງ 5. ສະບັບ 18.1 2018.09.10

ລາຍລະອຽດ	ຜົນກະທົບ	ບັນທຶກ
ປ່ຽນຊື່ແຜ່ນເອກະສານເປັນ Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ Intel Stratix 10 FPGA IP	—	—
ເພີ່ມຮູບແບບການຈໍາລອງ VHDL ແລະການສະຫນັບສະຫນູນ testbench ສໍາລັບ Interlaken (ຮຸ່ນທີ 2) IP core.	—	—
ເພີ່ມການລົງທະບຽນໃໝ່ຕໍ່ໄປນີ້ໃສ່ຫຼັກ IP:
• TX_READY_XCVR
• RX_READY_XCVR • ILKN_FEC_XCODER_TX_ILLEGAL_ STATE	—	ທະບຽນເຫຼົ່ານີ້ແມ່ນມີພຽງແຕ່ຢູ່ໃນ Intel Stratix 10 E-Tile ການປ່ຽນແປງອຸປະກອນ.
• ILKN_FEC_XCODER_RX_ILLEGAL_ STATE

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP v18.0.1

ຕາຕະລາງ 6. ສະບັບ 18.0.1 ກໍລະກົດ 2018

ລາຍລະອຽດ	ຜົນກະທົບ	ບັນທຶກ
ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອຸປະກອນ Intel Stratix 10 ທີ່ມີເຄື່ອງສົ່ງສັນຍານ E-Tile.	—	—
ເພີ່ມການຮອງຮັບອັດຕາຂໍ້ມູນ 53.125 Gbps ສໍາລັບອຸປະກອນ Intel Stratix 10 E-Tile ໃນໂໝດ PAM4.	—	—
ເພີ່ມສັນຍານໂມງ mac_clkin ສໍາລັບອຸປະກອນ Intel Stratix 10 E-Tile ໃນໂໝດ PAM4	—	—

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP v18.0

ຕາຕະລາງ 7. ສະບັບ 18.0 ພຶດສະພາ 2018

ລາຍລະອຽດ	ຜົນກະທົບ	ບັນທຶກ
ປ່ຽນຊື່ຫຼັກ Interlaken IP (ຮຸ່ນທີ 2) ເປັນ Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP ຕາມການປ່ຽນຊື່ຂອງ Intel.	—	—
ເພີ່ມອັດຕາຂໍ້ມູນ 25.8 Gbps ຮອງຮັບຈໍານວນເສັ້ນທາງ 6 ແລະ 12.	—	—
ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບ Cadence Xcelium* ເຄື່ອງຈໍາລອງຂະຫນານ.	—	—

Interlaken IP Core (ຮຸ່ນທີ 2) v17.1

ຕາຕະລາງ 8. ສະບັບ 17.1 ພະຈິກ 2017

ລາຍລະອຽດ	ຜົນກະທົບ	ບັນທຶກ
ການປ່ອຍເບື້ອງຕົ້ນໃນ Intel FPGA IP Library.	—	—

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

Interlaken IP Core (2nd Generation) ຄູ່ມືຜູ້ໃຊ້

Interlaken (ຮຸ່ນທີ 2) Intel FPGA IP User Guide Archives

ລຸ້ນ Quartus	ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
20.2	19.3.0	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
19.3	19.2.1	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
19.2	19.2	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
18.1.1	18.1.1	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ Intel Stratix 10 FPGA IP
18.1	18.1	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ Intel Stratix 10 FPGA IP
18.0.1	18.0.1	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ FPGA IP
18.0	18.0	Interlaken (ຮຸ່ນທີ 2) ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
17.1	17.1	Interlaken IP Core (2nd Generation) ຄູ່ມືຜູ້ໃຊ້

ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່. ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ເອກະສານ / ຊັບພະຍາກອນ

ບັນທຶກການປ່ອຍ IP ຂອງ Intel Interlaken 2nd Gen FPGA [pdf] ຄໍາແນະນໍາ Interlaken 2nd Gen FPGA IP Notes, Interlaken 2nd Gen, FPGA IP Release Notes

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້