Intel OCT FPGA IP

OCT Intel FPGA IP ຊ່ວຍໃຫ້ທ່ານສາມາດປັບ I/O ແບບໄດນາມິກໂດຍອ້າງອີງໃສ່ຕົວຕ້ານທານພາຍນອກ. OCT IP ປັບປຸງຄວາມສົມບູນຂອງສັນຍານ, ຫຼຸດຜ່ອນພື້ນທີ່ກະດານ, ແລະມີຄວາມຈໍາເປັນສໍາລັບການຕິດຕໍ່ສື່ສານກັບອຸປະກອນພາຍນອກເຊັ່ນ: ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ. OCT IP ສາມາດໃຊ້ໄດ້ກັບອຸປະກອນ Intel Stratix® 10, Intel Arria® 10, ແລະ Intel Cyclone® 10 GX. ຖ້າທ່ານກໍາລັງເຄື່ອນຍ້າຍການອອກແບບຈາກອຸປະກອນ Stratix V, Arria V, ແລະ Cyclone V, ທ່ານຈໍາເປັນຕ້ອງຍ້າຍ IP. ສໍາລັບລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ການຍ້າຍ ALTOCT IP ຂອງທ່ານໄປຫາ OCT Intel FPGA IP ໃນໜ້າທີ 13
  • ໃຫ້ຂັ້ນຕອນເພື່ອຍ້າຍຫຼັກ ALTOCT IP ຂອງທ່ານໄປຫາຫຼັກ OCT IP.
• ຄູ່​ມື​ການ​ນໍາ​ໃຊ້​ຫຼັກ IP ຂອງ​ການ​ປັບ​ທຽບ​ແບບ​ເຄື່ອນ​ໄຫວ​ໃນ​ຊິບ (ALTOCT​)​
  • ສະໜອງຂໍ້ມູນກ່ຽວກັບຫຼັກ ALTOCT IP.
• ການແນະນໍາ Intel FPGA IP Cores
  • ສະຫນອງຂໍ້ມູນທົ່ວໄປກ່ຽວກັບ Intel FPGA IP cores ທັງຫມົດ, ລວມທັງການກໍານົດຕົວກໍານົດການ, ການຜະລິດ, ການຍົກລະດັບ, ແລະ simulating IP cores.
• ການສ້າງ Version-Independent IP ແລະ Platform Designer Simulation Scripts
  • ສ້າງສະຄຣິບຈຳລອງທີ່ບໍ່ຕ້ອງການການອັບເດດຄູ່ມືສຳລັບການອັບເກຣດເວີຊັນຂອງຊອບແວ ຫຼື IP.
• ການຄຸ້ມຄອງໂຄງການການປະຕິບັດທີ່ດີທີ່ສຸດ
  • ຄໍາແນະນໍາສໍາລັບການຄຸ້ມຄອງປະສິດທິພາບແລະການເຄື່ອນທີ່ຂອງໂຄງການແລະ IP ຂອງທ່ານ files.
• OCT Intel FPGA IP User Guide Archives ໃນໜ້າທີ 13
  • ສະໜອງລາຍຊື່ຄູ່ມືຜູ້ໃຊ້ສຳລັບ OCCTintel FPGA IP ລຸ້ນກ່ອນໜ້າ.

ຄຸນສົມບັດ OCT Intel FPGA IP

OCT IP ສະຫນັບສະຫນູນລັກສະນະດັ່ງຕໍ່ໄປນີ້

• ຮອງຮັບສູງສຸດ 12 ຕັນເທິງຊິບ (OCT).
• ຮອງຮັບການປັບຕັດໄລຍະການສິ້ນສຸດຂອງຊິບ (RS) ແລະການປັບທຽບການສິ້ນສຸດຂະຫນານເທິງຊິບ (RT) ໃນທຸກ pin I/O
• ຄ່າການສິ້ນສຸດການປັບທຽບເທົ່າກັບ 25 Ω ແລະ 50 Ω
• ຮອງຮັບການປັບທຽບ OCT ໃນໂຫມດການເພີ່ມພະລັງງານ ແລະຜູ້ໃຊ້

OCT Intel FPGA IP ເກີນview

ແຜນວາດລະດັບສູງສຸດ OCT IP

ຕົວເລກນີ້ສະແດງໃຫ້ເຫັນແຜນວາດລະດັບສູງສຸດຂອງ OCT IP.

ອົງປະກອບ OCT IP

ອົງປະກອບ	ລາຍລະອຽດ
ເຂັມ RZQ	ເຂັມສອງຈຸດປະສົງ. ເມື່ອໃຊ້ກັບ OCT, pin ເຊື່ອມຕໍ່ກັບຕົວຕ້ານການອ້າງອີງພາຍນອກເພື່ອຄິດໄລ່ລະຫັດການປັບຕົວເພື່ອປະຕິບັດ impedance ທີ່ຕ້ອງການ.
ຕັນ OCT	ສ້າງ ແລະສົ່ງຄຳສັບລະຫັດການປັບຕົວເຂົ້າໃສ່ບລັອກ I/O buffer.
ເຫດຜົນ OCT	ໄດ້​ຮັບ​ຄໍາ​ສັບ​ຂອງ​ລະ​ຫັດ​ການ​ປັບ​ທຽບ​ຕາມ​ລໍາ​ດັບ​ຈາກ OCT ຕັນ​ແລະ​ສົ່ງ​ຄໍາ​ສັບ​ຂອງ​ລະ​ຫັດ​ການ​ປັບ​ທຽບ​ຂະ​ຫນານ​ກັບ buffers ໄດ້​.

RZQ Pin

ແຕ່ລະບລັອກ OCT ມີຫນຶ່ງ PIN RZQ.

• pins RZQ ແມ່ນ pins ຈຸດປະສົງສອງ. ຖ້າ pins ບໍ່ໄດ້ເຊື່ອມຕໍ່ກັບ OCT block, ທ່ານສາມາດນໍາໃຊ້ pins ເປັນ pins I/O ປົກກະຕິ.
• ເຂັມທີ່ປັບທຽບຕ້ອງມີ VCCIO voltage ເປັນຕັນ OCT ແລະ pin RZQ. pins ປັບທຽບກັບຕັນ OCT ດຽວກັນຕ້ອງມີຊຸດດຽວກັນແລະຄ່າການສິ້ນສຸດຂະຫນານ.
• ທ່ານ​ສາ​ມາດ​ນໍາ​ໃຊ້​ຂໍ້​ຈໍາ​ກັດ​ສະ​ຖານ​ທີ່​ໃນ pins RZQ ເພື່ອ​ກໍາ​ນົດ​ການ​ວາງ​ຂອງ​ຕັນ OCT ໄດ້​ເນື່ອງ​ຈາກ​ວ່າ pin RZQ ພຽງ​ແຕ່​ສາ​ມາດ​ເຊື່ອມ​ຕໍ່​ກັບ block OCT ທີ່​ສອດ​ຄ້ອງ​ກັນ​ຂອງ​ຕົນ​.

ຕັນ OCT

ບລັອກ OCT ແມ່ນອົງປະກອບທີ່ສ້າງລະຫັດການປັບທຽບເພື່ອຢຸດ I/Os. ໃນລະຫວ່າງການປັບທຽບ, OCT ກົງກັບ impedance ທີ່ເຫັນຢູ່ໃນຕົວຕ້ານທານພາຍນອກຜ່ານພອດ rzqin. ຫຼັງຈາກນັ້ນ, ຕັນ OCT ສ້າງສອງຄໍາລະຫັດ calibration 16-bit - ຄໍາຫນຶ່ງ calibrates ການປິດຊຸດແລະຄໍາສັບອື່ນ calibrates ການສິ້ນສຸດຂະຫນານ. ລົດເມທີ່ອຸທິດຕົນສົ່ງຄໍາສັບຕ່າງໆເປັນລໍາດັບໄປຫາເຫດຜົນ OCT.

OCT Logic

ຕັນ OCT ຈະສົ່ງລະຫັດການປັບທຽບຄໍາສັບເປັນລໍາດັບໄປຫາເຫດຜົນ OCT ຜ່ານພອດ ser_data. ສັນຍານ enser, ເມື່ອກະຕຸ້ນ, ກໍານົດຈາກທີ່ OCT ຕັນເພື່ອອ່ານຄໍາລະຫັດການປັບທຽບ. ຫຼັງຈາກນັ້ນ, ຄໍາສັບຂອງລະຫັດການປັບຕົວແມ່ນ buffered ເຂົ້າໄປໃນ serial-to parallel ເຫດຜົນການປ່ຽນແປງ. ຫຼັງຈາກນັ້ນ, ສັນຍານ s2pload ຢືນຢັນອັດຕະໂນມັດທີ່ຈະສົ່ງຄໍາລະຫັດການປັບທຽບຂະຫນານກັບ I/O buffers. ຄຳສັບຂອງລະຫັດການປັບຕົວຕັ້ງຕົວຕີຈະເປີດໃຊ້ ຫຼືປິດການໃຊ້ງານຂອງ transistors ໃນ I/O block, ເຊິ່ງຈະຈຳລອງຊຸດ ຫຼື ຄວາມຕ້ານທານຂະໜານເພື່ອໃຫ້ກົງກັບ impedance.

ພາຍໃນຂອງ OCT Logic

ລາຍລະອຽດການທໍາງານຂອງ OCT Intel FPGA IP

ເພື່ອຕອບສະໜອງຄວາມຈຳສະເພາະຂອງ DDR, ອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX ຮອງຮັບການສິ້ນສຸດຂອງຊິບຊຸດ (RS OCT) ແລະການຢຸດຂະໜານເທິງຊິບ (RT OCT) ສໍາລັບມາດຕະຖານ I/O ສະບັບດຽວ. OCT ສາມາດຮອງຮັບໃນທະນາຄານ I/O ໃດກໍໄດ້. VCCIO ຕ້ອງເຂົ້າກັນໄດ້ກັບທຸກ I/Os ໃນທະນາຄານທີ່ໃຫ້. ໃນອຸປະກອນ Intel Stratix 10, Intel Arria 10, ຫຼື Intel Cyclone 10 GX, ມີຫນຶ່ງຕັນ OCT ໃນແຕ່ລະທະນາຄານ I/O. ແຕ່ລະຕັນ OCT ຮຽກຮ້ອງໃຫ້ມີການພົວພັນກັບຕົວຕ້ານທານ 240 Ωພາຍນອກຜ່ານ pin RZQ.

PIN RZQ ແບ່ງປັນການສະຫນອງ VCCIO ດຽວກັນກັບທະນາຄານ I/O ບ່ອນທີ່ pin ຕັ້ງຢູ່. PIN RZQ ແມ່ນເປັນສອງຟັງຊັນ I/O pin ທີ່ທ່ານສາມາດນໍາໃຊ້ເປັນ I/O ປົກກະຕິຖ້າທ່ານບໍ່ໃຊ້ OCT calibration. ເມື່ອທ່ານໃຊ້ pin RZQ ສໍາລັບການປັບຕົວ OCT, pin RZQ ເຊື່ອມຕໍ່ຕັນ OCT ກັບດິນຜ່ານຕົວຕ້ານທານ 240 Ωພາຍນອກ. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນວິທີການເຊື່ອມຕໍ່ OCTs ໃນຖັນ I/O ດຽວ (ໃນລະບົບຕ່ອງໂສ້ daisy). OCT ສາມາດປັບ I/O ທີ່ເປັນຂອງທະນາຄານໃດກໍ່ຕາມ, ໂດຍໃຫ້ທະນາຄານຢູ່ໃນຖັນດຽວກັນແລະກົງກັບ vol.tage ຂໍ້​ກໍາ​ນົດ​. ເນື່ອງຈາກວ່າບໍ່ມີການເຊື່ອມຕໍ່ລະຫວ່າງຖັນ, OCT ສາມາດແບ່ງປັນໄດ້ພຽງແຕ່ຖ້າ pins ເປັນຂອງຖັນ I/O ດຽວກັນຂອງ OCT.

ການເຊື່ອມຕໍ່ທະນາຄານກັບທະນາຄານ OCT

ຖັນ I/O ໃນ Intel Quartus® Prime Pin Planner

ຕົວເລກນີ້ແມ່ນ exampເລ. ການຈັດວາງແຕກຕ່າງກັນລະຫວ່າງອຸປະກອນ Intel Stratix 10, Intel Arria 10, ຫຼື Intel Cyclone 10 GX ທີ່ແຕກຕ່າງກັນ.

ການໂຕ້ຕອບໂໝດເປີດເຄື່ອງ

OCT IP ໃນໂຫມດເປີດພະລັງງານມີສອງການໂຕ້ຕອບຕົ້ນຕໍ

• ອິນເຕີເຟດການປ້ອນຂໍ້ມູນອັນໜຶ່ງເຊື່ອມຕໍ່ແຜ່ນຮອງ FPGA RZQ ກັບບລັອກ OCT
• ສອງຄຳອອກ 16-ບິດທີ່ເຊື່ອມຕໍ່ກັບ I/O buffers

ການໂຕ້ຕອບ OCT

ໂໝດຜູ້ໃຊ້ OCT

ໂຫມດຜູ້ໃຊ້ OCT ເຮັດວຽກຄືກັນກັບໂຫມດ OCT ພະລັງງານ, ດ້ວຍການເພີ່ມການຄວບຄຸມຜູ້ໃຊ້.

ສັນຍານ FSM

ຕົວ​ເລກ​ນີ້​ສະ​ແດງ​ໃຫ້​ເຫັນ​ເປັນ finite state machine (FSM) ໃນ​ຫຼັກ​ການ​ຄວບ​ຄຸມ​ສັນ​ຍານ​ຂອງ​ຜູ້​ໃຊ້​ທີ່​ອຸ​ທິດ​ຕົນ​ໃນ​ຕັນ OCT. FSM ຮັບປະກັນວ່າຕັນ OCT calibrates ຫຼືສົ່ງລະຫັດການຄວບຄຸມຕາມຄໍາຮ້ອງຂໍຂອງທ່ານ.

Fitter ບໍ່ໄດ້ອ້າງເຖິງ OCT ໂໝດຜູ້ໃຊ້. ຖ້າທ່ານຕ້ອງການບລັອກ OCT ຂອງທ່ານເພື່ອໃຊ້ຄຸນສົມບັດ OCT ຮູບແບບຜູ້ໃຊ້, ທ່ານຕ້ອງສ້າງ OCT IP. ຢ່າງໃດກໍຕາມ, ເນື່ອງຈາກຂໍ້ຈໍາກັດຂອງຮາດແວ, ທ່ານພຽງແຕ່ສາມາດໃຊ້ OCT IP ຫນຶ່ງໃນໂຫມດຜູ້ໃຊ້ OCT ໃນການອອກແບບຂອງທ່ານ.

ໝາຍເຫດ: OCT IP ດຽວສາມາດຄວບຄຸມໄດ້ເຖິງ 12 ຕັນ OCT.

FSM ໃຫ້ສັນຍານດັ່ງຕໍ່ໄປນີ້

• ໂມງ
• ຣີເຊັດ
• s2pload
• calibration_busy
• calibration_shift_busy
• calibration_request

ໝາຍເຫດ: ສັນຍານເຫຼົ່ານີ້ແມ່ນມີຢູ່ໃນໂໝດຜູ້ໃຊ້ເທົ່ານັ້ນ ແລະບໍ່ແມ່ນໂໝດເປີດເຄື່ອງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

OCT Intel FPGA IP ສັນຍານ.
ໃຫ້ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບສັນຍານ FSM.

FSM ຫຼັກ

FSM Flow

ລັດ FSM

ລັດ	ລາຍລະອຽດ
IDLE	ເມື່ອທ່ານຕັ້ງ vector calibration_request, FSM ຍ້າຍຈາກສະຖານະ IDLE ໄປສະຖານະ CAL. ຮັກສາ vector calibration_request ໃນມູນຄ່າຂອງມັນສໍາລັບສອງຮອບວຽນໂມງ. ຫຼັງຈາກຮອບວຽນສອງໂມງ, FSM ມີສໍາເນົາຂອງ vector. ທ່ານຕ້ອງຣີເຊັດ vector ເພື່ອຫຼີກເວັ້ນການເລີ່ມຕົ້ນຂະບວນການປັບທຽບຄືນ.
CAL	ໃນລະຫວ່າງສະຖານະນີ້, FSM ກວດເບິ່ງວ່າ bits ໃນ vector calibration_request ໄດ້ຖືກຢືນຢັນແລະໃຫ້ບໍລິການໃຫ້ເຂົາເຈົ້າ. ຕັນ OCT ທີ່ສອດຄ້ອງກັນເລີ່ມຕົ້ນຂະບວນການປັບຕົວທີ່ໃຊ້ເວລາປະມານ 2,000 ຮອບວຽນໂມງເພື່ອໃຫ້ສໍາເລັດ. ຫຼັງ​ຈາກ​ການ​ປັບ​ສົມ​ສໍາ​ເລັດ​, ສັນ​ຍານ calibration_busy ໄດ້​ຖືກ​ປ່ອຍ​ອອກ​ມາ​.
ກວດເບິ່ງ Mask bit	FSM ກວດເບິ່ງແຕ່ລະບິດໃນ vector ວ່າບິດຖືກກໍານົດຫຼືບໍ່.

ລັດ	ລາຍລະອຽດ
Shift Mask bit	ລັດນີ້ພຽງແຕ່ loops ໃນໄລຍະ bits ທັງຫມົດໃນ vector ຈົນກ່ວາມັນ hits a 1.
Series Shift	ລັດນີ້ສົ່ງລະຫັດການສິ້ນສຸດເປັນລໍາດັບຈາກບລັອກ OCT ໄປຫາເຫດຜົນການສິ້ນສຸດ. ມັນໃຊ້ເວລາ 32 ຮອບເພື່ອສໍາເລັດການໂອນ. ຫຼັງຈາກການໂອນແຕ່ລະຄັ້ງ, FSM ກວດເບິ່ງບິດທີ່ຍັງຄ້າງຢູ່ໃນ vector ແລະໃຫ້ບໍລິການຕາມຄວາມເຫມາະສົມ.
ອັບເດດ Bending Bit	ການລົງທະບຽນທີ່ຍັງຄ້າງຖື bits ທີ່ສອດຄ້ອງກັບທຸກໆ OCT block ໃນ OCT Intel FPGA IP. ລັດນີ້ປັບປຸງການລົງທະບຽນທີ່ຍັງຄ້າງໂດຍການຣີເຊັດຄໍາຮ້ອງຂໍການບໍລິການ.
ສຳເລັດແລ້ວ	ເມື່ອສັນຍານ calibration_shift_busy ຖືກຍົກເລີກ, ທ່ານສາມາດຢືນຢັນ s2pload ຢືນຢັນອັດຕະໂນມັດເພື່ອໂອນລະຫັດການຢຸດໃຫມ່ເຂົ້າໄປໃນ buffers. ສັນຍານ s2pload ຢືນຢັນສໍາລັບຢ່າງຫນ້ອຍ 25 ns. ເນື່ອງຈາກຂໍ້ຈໍາກັດຂອງຮາດແວ, ທ່ານບໍ່ສາມາດຮ້ອງຂໍການປັບຕົວອື່ນໄດ້ຈົນກ່ວາ bits ທັງຫມົດໃນ calibration_shift_busy vector ແມ່ນຕໍ່າ.

OCT Intel FPGA IP Design Example

OCT IP ສາມາດສ້າງການອອກແບບ example ທີ່ກົງກັບການຕັ້ງຄ່າດຽວກັນທີ່ເລືອກສໍາລັບ IP. ການອອກແບບ example ແມ່ນການອອກແບບທີ່ງ່າຍດາຍທີ່ບໍ່ໄດ້ກໍານົດເປົ້າຫມາຍຄໍາຮ້ອງສະຫມັກສະເພາະໃດຫນຶ່ງ. ທ່ານສາມາດນໍາໃຊ້ການອອກແບບ example ເປັນເອກະສານອ້າງອີງກ່ຽວກັບວິທີການ instantiate IP ໄດ້. ເພື່ອສ້າງການອອກແບບ example files, ເປີດ Generate Example ທາງເລືອກໃນການອອກແບບຢູ່ໃນກ່ອງໂຕ້ຕອບ Generation ໃນລະຫວ່າງການສ້າງ IP.

ໝາຍເຫດ: OCT IP ບໍ່ຮອງຮັບການຜະລິດ VHDL.

• ຊອບ​ແວ​ທີ່​ສ້າງ​ _ຕົວຢ່າງample_design directory ພ້ອມກັບ IP, ບ່ອນທີ່ ແມ່ນຊື່ຂອງ IP ຂອງທ່ານ.
• ໄດ້ _ຕົວຢ່າງample_design directory ມີສະຄຣິບ make_qii_design.tcl.
• The .qsys files ແມ່ນສໍາລັບການນໍາໃຊ້ພາຍໃນໃນລະຫວ່າງການອອກແບບ exampການຜະລິດພຽງແຕ່. ທ່ານບໍ່ສາມາດແກ້ໄຂໄດ້ files.

ການສ້າງ Intel Quartus® Prime Design Example

script make_qii_design.tcl ສ້າງການອອກແບບທີ່ສາມາດສັງເຄາະໄດ້ example ພ້ອມກັບໂຄງການ Intel Quartus® Prime, ກຽມພ້ອມສໍາລັບການລວບລວມ. ເພື່ອສ້າງການອອກແບບທີ່ສາມາດສັງເຄາະໄດ້ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້.

1. ຫຼັງຈາກການສ້າງ IP ຮ່ວມກັບການອອກແບບ example files, ແລ່ນສະຄິບຕໍ່ໄປນີ້ຢູ່ທີ່ຄໍາສັ່ງ: quartus_sh -t make_qii_design.tcl.
2. ຖ້າທ່ານຕ້ອງການລະບຸອຸປະກອນທີ່ແນ່ນອນທີ່ຈະໃຊ້, ໃຫ້ໃຊ້ຄໍາສັ່ງຕໍ່ໄປນີ້: quartus_sh -t make_qii_design.tcl .

script ສ້າງໄດເລກະທໍລີ qii ທີ່ມີໂຄງການ ed_synth.qpf file. ທ່ານສາມາດເປີດແລະລວບລວມໂຄງການນີ້ໃນຊອບແວ Intel Quartus Prime.

ການອ້າງອີງ OCT Intel FPGA IP

ການຕັ້ງຄ່າພາຣາມິເຕີ IP ຂອງ OCT Intel FPGA

ພາລາມິເຕີ OCT IP

ຊື່	ມູນຄ່າ	ລາຍລະອຽດ
ຈໍານວນບລັອກ OCT	1 ຫາ 12	ລະບຸຈໍານວນບລັອກ OCT ທີ່ຈະສ້າງຂຶ້ນ. ຄ່າເລີ່ມຕົ້ນແມ່ນ 1.
ໃຊ້ຊື່ຜອດທີ່ເຂົ້າກັນໄດ້ກັບຫຼັງ	On ປິດ	ກວດເບິ່ງອັນນີ້ເພື່ອໃຊ້ຊື່ລະດັບສູງສຸດແບບເກົ່າທີ່ເຂົ້າກັນໄດ້ກັບ ALTOCT IP. ພາຣາມິເຕີນີ້ຖືກປິດໃຊ້ງານໂດຍຄ່າເລີ່ມຕົ້ນ.
ໂໝດ OCT	ເພີ່ມພະລັງ ຜູ້ໃຊ້	ລະບຸວ່າ OCT ສາມາດຄວບຄຸມຜູ້ໃຊ້ໄດ້ຫຼືບໍ່. ຄ່າເລີ່ມຕົ້ນແມ່ນ ເພີ່ມພະລັງ.
ຕັນ OCT x ຮູບແບບການປັບທຽບ	ໂສດ ສອງເທົ່າ POD	ກໍານົດຮູບແບບການປັບທຽບສໍາລັບ OCT. X ເທົ່າກັບຈໍານວນຂອງຕັນ OCT. ຄ່າເລີ່ມຕົ້ນແມ່ນ ໂສດ.

OCT Intel FPGA IP ສັນຍານ

Input Interface Signals

ຊື່ສັນຍານ	ທິດທາງ	ລາຍລະອຽດ
rzqin	ປ້ອນຂໍ້ມູນ	ການເຊື່ອມຕໍ່ຂາເຂົ້າຈາກແຜ່ນ RZQ ກັບຕັນ OCT. pad RZQ ແມ່ນເຊື່ອມຕໍ່ກັບການຕໍ່ຕ້ານພາຍນອກ. ຕັນ OCT ໃຊ້ impedance ທີ່ເຊື່ອມຕໍ່ກັບພອດ rzqin ເປັນການອ້າງອີງເພື່ອສ້າງລະຫັດການປັບທຽບ. ສັນຍານນີ້ມີໃຫ້ສໍາລັບການເປີດເຄື່ອງ ແລະໂໝດຜູ້ໃຊ້.
ໂມງ	ປ້ອນຂໍ້ມູນ	ໂມງປ້ອນຂໍ້ມູນສຳລັບໂໝດຜູ້ໃຊ້ OCT. ໂມງຕ້ອງເປັນ 20 MHz ຫຼືໜ້ອຍກວ່າ.
ຣີເຊັດ	ປ້ອນຂໍ້ມູນ	ສັນຍານການປັບການປ້ອນຂໍ້ມູນ. ຣີເຊັດແມ່ນ synchronous.
calibration_request	ປ້ອນຂໍ້ມູນ	ປ້ອນ vector ສໍາລັບ [NUMBER_OF_OCT:0]. ທຸກໆບິດແມ່ນເທົ່າກັບບລັອກ OCT. ເມື່ອບິດຖືກຕັ້ງເປັນ 1, OCT calibrates ທີ່ສອດຄ້ອງກັນ, ຫຼັງຈາກນັ້ນປ່ຽນຄໍາສັບລະຫັດເຂົ້າໄປໃນຕັນຕາມເຫດຜົນຂອງການຢຸດເຊົາ. ການຮ້ອງຂໍຕ້ອງຖືກຈັດຂຶ້ນເປັນເວລາສອງຮອບ. ເນື່ອງຈາກຂໍ້ຈໍາກັດຂອງຮາດແວ, ທ່ານຕ້ອງລໍຖ້າຈົນກ່ວາ vector calibration_shift_busy ເປັນສູນຈົນກ່ວາການຮ້ອງຂໍອື່ນຖືກອອກ; ຖ້າບໍ່ດັ່ງນັ້ນການຮ້ອງຂໍຂອງທ່ານຈະບໍ່ໄດ້ຮັບການດໍາເນີນການ.
calibration_shift_busy	ຜົນຜະລິດ	Output vector ສໍາລັບ [NUMBER_OF_OCT:0] ຊີ້ບອກວ່າບລັອກ OCT ໃດກຳລັງເຮັດວຽກຢູ່ໃນການປັບທຽບ ແລະປ່ຽນລະຫັດການສິ້ນສຸດໄປຫາບລັອກເຫດຜົນການສິ້ນສຸດ. ເມື່ອ bit ເປັນ 1, ມັນຊີ້ໃຫ້ເຫັນວ່າຕັນ OCT ກໍາລັງປັບຕົວແລະປ່ຽນຄໍາລະຫັດໄປຫາຕັນທາງຕັນ.
calibration_busy	ຜົນຜະລິດ	Output vector ສໍາລັບ [NUMBER_OF_OCT:0] ຊີ້ບອກວ່າບລັອກ OCT ໃດກຳລັງເຮັດວຽກຢູ່ໃນການປັບທຽບ. ເມື່ອ bit ເປັນ 1, ມັນຊີ້ໃຫ້ເຫັນວ່າຕັນ OCT ກໍາລັງປັບຕົວ
ຕຸ​ລາ_ _series_termination control[15:0]	ຜົນຜະລິດ	ສັນຍານອອກ 16-ບິດ, ກັບ ຕັ້ງແຕ່ 0 ຫາ 11. ສັນຍານນີ້ເຊື່ອມຕໍ່ກັບພອດການຄວບຄຸມການຢຸດຊຸດໃນ buffer input/output. ພອດນີ້ສົ່ງລະຫັດການສິ້ນສຸດຊຸດທີ່ປັບ Rs.
ຕຸ​ລາ_ ການຄວບຄຸມ_parallel_termination_[15:0]	ຜົນຜະລິດ	ສັນຍານອອກ 16-ບິດ, ກັບ ຕັ້ງແຕ່ 0 ຫາ 11. ສັນຍານນີ້ເຊື່ອມຕໍ່ກັບພອດການຄວບຄຸມການຢຸດຂະຫນານໃນ buffer input/output. ພອດນີ້ສົ່ງລະຫັດຢຸດຂະຫນານທີ່ປັບ Rt.

ການມອບໝາຍ QSF

ອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX ມີການຕັ້ງຄ່າ Intel Quartus Prime ທີ່ກ່ຽວຂ້ອງກັບການຢຸດເຊົາຕໍ່ໄປນີ້. file (.qsf) ການມອບໝາຍ:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

ການມອບໝາຍ QSF

ການມອບໝາຍ QSF	ລາຍລະອຽດ
INPUT_TERMINATION OUTPUT_TERMINATION	ການກຳນົດການສິ້ນສຸດການປ້ອນຂໍ້ມູນ/ຜົນອອກຈະລະບຸຄ່າການສິ້ນສຸດໃນ ohm ໃນ pin ໃນຄໍາຖາມ. Example:
	set_instance_assignment -name INPUT_TERMINATION - ເຖິງ set_instance_assignment -name OUTPUT_TERMINATION - ເຖິງ
	ເພື່ອເປີດໃຊ້ງານພອດການປິດຊຸດ/ຂະໜານ, ຮວມເອົາການມອບໝາຍເຫຼົ່ານີ້, ເຊິ່ງລະບຸຊຸດ ແລະຄ່າການສິ້ນສຸດຂະໜານສຳລັບປັກໝຸດ. ໃຫ້ແນ່ໃຈວ່າເຊື່ອມຕໍ່ການຄວບຄຸມການຢຸດຊຸດແລະພອດການຄວບຄຸມການຢຸດຂະຫນານຈາກ OCT Intel FPGA IP ກັບ GPIO Intel FPGA IP. Example:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL OHM ກັບ calibration” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM ກັບ calibration” -to
TERMINATION_CONTROL_BL OCK	ຊີ້ທາງ Fitter ເພື່ອເຮັດໃຫ້ການເຊື່ອມຕໍ່ທີ່ເຫມາະສົມຈາກຕັນ OCT ທີ່ຕ້ອງການໄປຫາ pins ທີ່ກໍານົດໄວ້. ການມອບຫມາຍນີ້ແມ່ນເປັນປະໂຫຍດໃນເວລາທີ່ I/O buffers ບໍ່ໄດ້ຖືກ instantiated ຢ່າງຊັດເຈນແລະທ່ານຈໍາເປັນຕ້ອງເຊື່ອມໂຍງ pins ກັບຕັນ OCT ສະເພາະ. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK - ເຖິງ
RZQ_GROUP	ການມອບໝາຍນີ້ແມ່ນຮອງຮັບໃນອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX ເທົ່ານັ້ນ. ການມອບໝາຍນີ້ສ້າງ OCT IP ໂດຍບໍ່ມີການດັດແປງ RTL. Fitter ຄົ້ນຫາຊື່ pin rzq ໃນ netlist. ຖ້າ PIN ບໍ່ມີ, Fitter ຈະສ້າງຊື່ PIN ພ້ອມກັບ OCT IP ແລະການເຊື່ອມຕໍ່ທີ່ສອດຄ້ອງກັນຂອງມັນ. ນີ້ອະນຸຍາດໃຫ້ທ່ານສ້າງກຸ່ມຂອງ pins ທີ່ຈະໄດ້ຮັບການປັບໂດຍ OCT ທີ່ມີຢູ່ແລ້ວຫຼືບໍ່ມີຢູ່ແລ້ວແລະ Fitter ຮັບປະກັນຄວາມຖືກຕ້ອງທາງດ້ານກົດຫມາຍຂອງການອອກແບບ. Example:
	set_instance_assignment -name RZQ_GROUP - ເຖິງ

ການຢຸດເຊົາສາມາດມີຢູ່ໃນ input ແລະ output buffers, ແລະບາງຄັ້ງພ້ອມໆກັນ. ມີສອງວິທີທີ່ຈະເຊື່ອມໂຍງກຸ່ມ PIN ກັບບລັອກ OCT:

• ໃຊ້ການມອບໝາຍ .qsf ເພື່ອລະບຸວ່າ PIN (ລົດເມ) ກ່ຽວຂ້ອງກັບບລັອກ OCT ໃດ. ທ່ານສາມາດນໍາໃຊ້ການມອບໝາຍ TERMINATION_CONTROL_BLOCK ຫຼື RZQ_GROUP. ການມອບຫມາຍໃນອະດີດໄດ້ເຊື່ອມໂຍງ PIN ກັບ OCT ທັນທີໃນ RTL ໃນຂະນະທີ່ອັນສຸດທ້າຍເຊື່ອມໂຍງ PIN ກັບ OCT ທີ່ສ້າງຂຶ້ນໃຫມ່ໂດຍບໍ່ມີການດັດແປງ RTL.
• Instantiate the I/O buffer primitives ໃນລະດັບສູງສຸດແລະເຊື່ອມຕໍ່ພວກມັນກັບບລັອກ OCT ທີ່ເຫມາະສົມ.

ໝາຍເຫດ: ທະນາຄານ I/O ທັງໝົດທີ່ມີ VCCIO ດຽວກັນສາມາດແບ່ງປັນຫນຶ່ງບລັອກ OCT ເຖິງແມ່ນວ່າທະນາຄານ I/O ສະເພາະນັ້ນມີບລັອກ OCT ຂອງຕົນເອງ. ທ່ານ​ສາ​ມາດ​ເຊື່ອມ​ຕໍ່​ຈໍາ​ນວນ​ຂອງ I/O pins ທີ່​ສະ​ຫນັບ​ສະ​ຫນູນ​ການ​ສິ້ນ​ສຸດ​ການ​ປັບ​ທຽບ​ກັບ​ຕັນ OCT ໄດ້​. ໃຫ້ແນ່ໃຈວ່າທ່ານເຊື່ອມຕໍ່ I/Os ກັບການຕັ້ງຄ່າທີ່ເຂົ້າກັນໄດ້ກັບບລັອກ OCT. ທ່ານຍັງຕ້ອງຮັບປະກັນວ່າບລັອກ OCT ແລະ I/O ທີ່ສອດຄ້ອງກັນຂອງມັນມີ VCCIO ແລະຊຸດຫຼືຄ່າປິດຂະຫນານດຽວກັນ. ດ້ວຍການຕັ້ງຄ່າເຫຼົ່ານີ້, Fitter ວາງ I/Os ແລະ OCT block ໃນຖັນດຽວກັນ. ຊອບແວ Intel Quartus Prime ສ້າງຂໍ້ຄວາມເຕືອນຖ້າຫາກວ່າບໍ່ມີ pin ເຊື່ອມຕໍ່ກັບຕັນ.

IP Migration Flow ສໍາລັບອຸປະກອນ Arria V, Cyclone V, ແລະ Stratix V

ກະແສການເຄື່ອນຍ້າຍ IP ຊ່ວຍໃຫ້ທ່ານສາມາດເຄື່ອນຍ້າຍ ALTOCT IP ຂອງອຸປະກອນ Arria V, Cyclone V, ແລະ Stratix V ໄປຫາ OCT Intel FPGA IP ຂອງອຸປະກອນ Intel Stratix 10, Intel Arria 10, ຫຼື Intel Cyclone 10 GX. ກະແສການເຄື່ອນຍ້າຍ IP ກຳນົດຄ່າ OCT IP ໃຫ້ກົງກັບການຕັ້ງຄ່າຂອງ ALTOCT IP, ອະນຸຍາດໃຫ້ທ່ານສ້າງ IP ຄືນໃໝ່.

ໝາຍເຫດ: IP ນີ້ຮອງຮັບການໄຫຼເຂົ້າຍ້າຍ IP ໃນໂໝດການປັບທຽບ OCT ດຽວເທົ່ານັ້ນ. ຖ້າທ່ານກໍາລັງໃຊ້ໂຫມດການປັບຕົວສອງເທົ່າຫຼື POD, ທ່ານບໍ່ຈໍາເປັນຕ້ອງຍ້າຍ IP.

ການເຄື່ອນຍ້າຍ ALTOCT IP ຂອງທ່ານໄປຫາ OCT Intel FPGA IP

ເພື່ອຍ້າຍ ALTOCT IP ຂອງທ່ານໄປໃສ່ OCT IP, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້

1. ເປີດ ALTOCT IP ຂອງທ່ານໃນລາຍການ IP.
2. ໃນຄອບຄົວອຸປະກອນທີ່ເລືອກໃນປັດຈຸບັນ, ເລືອກ Stratix 10, Arria 10, ຫຼື Cyclone 10 GX.
3. ກົດ Finish ເພື່ອເປີດ OCT IP ໃນຕົວແກ້ໄຂພາລາມິເຕີ. ຕົວແກ້ໄຂພາລາມິເຕີກໍານົດການຕັ້ງຄ່າ OCT IP ຄ້າຍຄືກັນກັບການຕັ້ງຄ່າ ALTOCT IP.
4. ຖ້າມີການຕັ້ງຄ່າທີ່ບໍ່ເຂົ້າກັນໄດ້ລະຫວ່າງສອງອັນ, ເລືອກການຕັ້ງຄ່າທີ່ຮອງຮັບໃໝ່.
5. ກົດ Finish ເພື່ອສ້າງ IP ຄືນໃໝ່.
6. ແທນທີ່ ALTOCT IP instantiation ຂອງທ່ານໃນ RTL ດ້ວຍ OCT IP.

ໝາຍເຫດ: ຊື່ຜອດ OCT IP ອາດຈະບໍ່ກົງກັບຊື່ຜອດ ALTOCT IP. ດັ່ງນັ້ນ, ພຽງແຕ່ປ່ຽນຊື່ IP ໃນ instantiation ແມ່ນບໍ່ພຽງພໍ.

ຮວບຮວມຄູ່ມືຜູ້ໃຊ້ OCT Intel FPGA IP

ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
17.1	ຄູ່ມືຜູ້ໃຊ້ Intel FPGA OCT IP Core

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ OCT Intel FPGA IP ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2019.07.03	19.2	19.1	ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອຸປະກອນ Intel Stratix 10. ອັບເດດຊື່ IP ຕໍ່ໄປນີ້: "Intel FPGA OCT" ກັບ "OCT Intel FPGA IP"  "Intel FPGA GPIO" ກັບ "GPIO Intel FPGA IP" ອັບເດດສັນຍານ s2pload: ເອົາ s2pload ອອກຈາກສັນຍານຜູ້ໃຊ້ທີ່ມີຢູ່. ອັບເດດລາຍລະອຽດກ່ຽວກັບພຶດຕິກໍາສັນຍານ s2pload.

 

ວັນທີ	ຮຸ່ນ	ການປ່ຽນແປງ
ເດືອນພະຈິກ 2017	2017.11.06	ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບອຸປະກອນ Intel Cyclone 10 GX. ປ່ຽນຊື່ Altera OCT IP core ເປັນ Intel FPGA OCT IP core. ປ່ຽນຊື່ Qsys ເປັນ Platform Designer. ອັບເດດຂໍ້ຄວາມສຳລັບການປ່ຽນຊື່ຂອງ Intel ເພີ່ມເຕີມ.
ພຶດສະພາ 2017	2017.05.08	ປ່ຽນຊື່ເປັນ Intel.
ເດືອນທັນວາ 2015	2015.12.07	ການປ່ຽນແປງຕົວຢ່າງຂອງ "ຫນ້າທີ່ຂະຫນາດໃຫຍ່" ເປັນ "ຫຼັກ IP". ການປ່ຽນແປງຕົວຢ່າງຂອງ Quartus II ກັບ Quartus Prime. ການແກ້ໄຂເນື້ອຫາ ແລະການເຊື່ອມໂຍງຕ່າງໆເພື່ອປັບປຸງຮູບແບບແລະຄວາມຊັດເຈນ.
ສິງຫາ, 2014	2014.08.18	ເພີ່ມຂໍ້ມູນກ່ຽວກັບການປັບ OCT ໃນໂໝດຜູ້ໃຊ້. ອັບເດດສັນຍານຫຼັກ IP ແລະຕົວກໍານົດການ: core_rzqin_export ປ່ຽນເປັນ rzqin core_series_termination_control_export ປ່ຽນເປັນ ຕຸ​ລາ_ _series_termination control[15:0] core_parallel_termination_control_export ປ່ຽນເປັນ oct_ _parallel_termination_control[15:0]
ເດືອນພະຈິກ 2013	2013.11.29	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

ID: 683708
ລຸ້ນ: 2019.07.03

ເອກະສານ / ຊັບພະຍາກອນ

Intel OCT FPGA IP [pdf] ຄູ່ມືຜູ້ໃຊ້ OCT FPGA IP, OCT, FPGA IP

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້