intel F-Tile Interlaken FPGA IPDesign Example ຄູ່ມືຜູ້ໃຊ້

 

ອັບເດດສໍາລັບ Intel® Quartus® Prime Design Suite: 21.4
ເວີຊັນ IP: 3.1.0

1. ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ

F-Tile Interlaken Intel® FPGA IP core ສະຫນອງການທົດລອງ simulation ແລະການອອກແບບຮາດແວ example ທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ. ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບ.

The testbench ແລະການອອກແບບ example ຮອງຮັບໂໝດ NRZ ແລະ PAM4 ສໍາລັບອຸປະກອນ F-tile.
F-Tile Interlaken Intel FPGA IP core ສ້າງການອອກແບບ examples ສໍາລັບການປະສົມປະສານທີ່ສະຫນັບສະຫນູນຕໍ່ໄປນີ້ຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ.

ຕາຕະລາງ 1. IP ສະຫນັບສະຫນູນການລວມຂອງຈໍານວນເລນແລະອັດຕາຂໍ້ມູນ
ການປະສົມຕໍ່ໄປນີ້ແມ່ນຮອງຮັບໃນຊອບແວ Intel Quartus® Prime Pro Edition ເວີຊັ່ນ 21.4. ທັງໝົດ
ການປະສົມປະສານອື່ນໆຈະໄດ້ຮັບການສະຫນັບສະຫນູນໃນ Intel Quartus Prime Pro Edition ໃນອະນາຄົດ.

 

ຮູບທີ 1. ຂັ້ນຕອນການພັດທະນາສໍາລັບການອອກແບບ Example

(1) variant ນີ້ສະຫນັບສະຫນູນ Interlaken Look-aside Mode.
(2) ສໍາລັບການອອກແບບການຕັ້ງຄ່າ 10 ເລນ, ແຜ່ນ F-tile ຕ້ອງການ 12 ເລນ TX PMA ເພື່ອເປີດໃຊ້ໂມງເຄື່ອງຮັບສັນຍານທີ່ຜູກມັດໄວ້ເພື່ອຫຼຸດຜ່ອນການເລື່ອນຊ່ອງ.

*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

ການອອກແບບຫຼັກຂອງ F-Tile Interlaken Intel FPGA IP example ສະ​ຫນັບ​ສະ​ຫນູນ​ຄຸນ​ສົມ​ບັດ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• TX ພາຍໃນເຖິງ RX serial loopback mode
• ສ້າງແພັກເກັດຂະໜາດຄົງທີ່ໂດຍອັດຕະໂນມັດ
• ຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານ
• ຄວາມສາມາດໃນການໃຊ້ System Console ເພື່ອຣີເຊັດການອອກແບບເພື່ອຈຸດປະສົງການທົດສອບຄືນໃໝ່

ຮູບທີ 2. ແຜນວາດບລັອກລະດັບສູງ

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• F-Tile Interlaken ຄູ່ມືຜູ້ໃຊ້ Intel FPGA IP
• F-Tile Interlaken Intel FPGA IP ບັນທຶກການປ່ອຍ

1.1. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
ເພື່ອທົດສອບ exampການອອກແບບ, ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້:

• ຊອບແວ Intel Quartus Prime Pro Edition ເວີຊັ່ນ 21.4
• ຄອນໂຊລະບົບສາມາດໃຊ້ໄດ້ກັບຊອບແວ Intel Quartus Prime Pro Edition
• ເຄື່ອງຈຳລອງທີ່ຮອງຮັບ:
  - ບົດສະຫຼຸບ* VCS*
  - ສັງລວມ VCS MX
  — Siemens* EDA ModelSim* SE ຫຼື Questa*
  — Cadence* Xcelium*
• ຊຸດການພັດທະນາ Intel Agilex™ I-Series Transceiver-SoC

1.2. ການສ້າງການອອກແບບ
ຮູບທີ 3. ຂັ້ນຕອນ

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອສ້າງ example ແລະ testbench:

1. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ New Project Wizard ເພື່ອສ້າງໂຄງການ Intel Quartus Prime ໃໝ່, ຫຼືຄລິກ File ➤ ເປີດໂຄງການເພື່ອເປີດໂຄງການ Intel Quartus Prime ທີ່ມີຢູ່ແລ້ວ. ຕົວຊ່ວຍສ້າງເຕືອນໃຫ້ທ່ານລະບຸອຸປະກອນ.
2. ລະບຸອຸປະກອນຄອບຄົວ Agilex ແລະເລືອກອຸປະກອນທີ່ມີ F-Tile ສໍາລັບການອອກແບບຂອງທ່ານ.
3. ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງ F-Tile Interlaken Intel FPGA IP. ປ່ອງຢ້ຽມ IP variant ໃໝ່ປະກົດຂຶ້ນ.
4. ລະບຸຊື່ລະດັບສູງສຸດ ສໍາລັບການປ່ຽນແປງ IP ຂອງທ່ານເອງ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
5. ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.

ຮູບ 4. ຕົວຢ່າງample Design Tab

6. ໃນແຖບ IP, ລະບຸຕົວກໍານົດການສໍາລັບການປ່ຽນແປງຫຼັກ IP ຂອງທ່ານ.
7. ໃນ Exampໃນແຖບການອອກແບບ, ເລືອກຕົວເລືອກ Simulation ເພື່ອສ້າງ testbench. ເລືອກຕົວເລືອກການສັງເຄາະເພື່ອສ້າງຮາດແວການອອກແບບ exampເລ. ທ່ານຕ້ອງເລືອກຢ່າງໜ້ອຍໜຶ່ງໃນຕົວເລືອກການຈຳລອງ ແລະ ການສັງເຄາະເພື່ອສ້າງການອອກແບບ exampເລ.
8. ສໍາລັບຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ, ທາງເລືອກ Verilog ແລະ VHDL ແມ່ນມີຢູ່.
9. ສໍາລັບຊຸດການພັດທະນາເປົ້າໝາຍ, ເລືອກເອົາຊຸດພັດທະນາ Agilex I-Series Transceiver-SOC.

ໝາຍເຫດ: ເມື່ອທ່ານເລືອກຕົວເລືອກຊຸດການພັດທະນາ, ການມອບໝາຍ PIN ຈະຖືກຕັ້ງຕາມໝາຍເລກອຸປະກອນ Intel Agilex I-Series Transceiver-SoC Development Kit (AGIB027R31B1E2VR0) ແລະອາດຈະແຕກຕ່າງຈາກອຸປະກອນທີ່ທ່ານເລືອກ. ຖ້າເຈົ້າຕັ້ງໃຈຈະທົດສອບການອອກແບບໃນຮາດແວໃນ PCB ທີ່ແຕກຕ່າງກັນ, ເລືອກ No development kit option ແລະເຮັດການມອບຫມາຍ pin ທີ່ເຫມາະສົມໃນ .qsf. file
10. ກົດ Generate Example ການອອກແບບ. ການ ເລືອກ Example Design Directory window ປະກົດຂຶ້ນ.
11. ຖ້າຫາກວ່າທ່ານຕ້ອງການທີ່ຈະປັບປຸງແກ້ໄຂການອອກແບບ example directory path ຫຼືຊື່ຈາກຄ່າເລີ່ມຕົ້ນທີ່ສະແດງ (ilk_f_0_example_design), ຄົ້ນຫາເສັ້ນທາງໃຫມ່ແລະພິມການອອກແບບໃຫມ່ exampຊື່ໄດເລກະທໍລີ.
12. ກົດ OK.

ໝາຍເຫດ: ໃນການອອກແບບ F-Tile Interlaken Intel FPGA IP exampດັ່ງນັ້ນ, SystemPLL ແມ່ນທັນທີອັດຕະໂນມັດ, ແລະເຊື່ອມຕໍ່ກັບ F-Tile Interlaken Intel FPGA IP core. ເສັ້ນທາງລຳດັບ SystemPLL ໃນການອອກແບບ example ແມ່ນ:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL ໃນການອອກແບບ example ແບ່ງປັນໂມງອ້າງອີງ 156.26 MHz ດຽວກັນກັບເຄື່ອງຮັບສັນຍານ.

1.3. ໂຄງສ້າງໄດເລກະທໍລີ
F-Tile Interlaken Intel FPGA IP core ສ້າງສິ່ງຕໍ່ໄປນີ້ files ສໍາລັບການອອກແບບ
example:
ຮູບທີ 5. ໂຄງສ້າງໄດເລກະທໍລີ

ຕາຕະລາງ 2. ການອອກແບບຮາດແວ Example File ລາຍລະອຽດ
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/ilk_f_0_example_design directory.

ຕາຕະລາງ 3. Testbench File ລາຍລະອຽດ
ນີ້ file ແມ່ນຢູ່ໃນample_installation_dir>/ilk_f_0_example_design/exampໄດເລກະທໍລີ le_design/rtl.

ຕາຕະລາງ 4. Testbench Scripts
ເຫຼົ່ານີ້ files ຢູ່ໃນample_installation_dir>/ilk_f_0_example_design/example_design/testbench directory.

1.4. ການຈຳລອງການອອກແບບ Example Testbench
ຮູບທີ 6. ຂັ້ນຕອນ

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຈໍາລອງ testbench:

1. ຢູ່ໃນຄໍາສັ່ງຄໍາສັ່ງ, ປ່ຽນເປັນໄດເລກະທໍລີ simulation testbench. ເສັ້ນທາງໄດເລກະທໍລີແມ່ນample_installation_dir>/example_design/testbench.
2. ແລ່ນສະຄິບຈຳລອງສຳລັບເຄື່ອງຈຳລອງທີ່ຮອງຮັບທີ່ທ່ານເລືອກ. script ລວບລວມແລະແລ່ນ testbench ໃນ simulator. ສະຄຣິບຂອງທ່ານຄວນກວດເບິ່ງວ່າການນັບ SOP ແລະ EOP ກົງກັນຫຼັງຈາກການຈໍາລອງສໍາເລັດ.

ຕາຕະລາງ 5. ຂັ້ນຕອນການດໍາເນີນການຈໍາລອງ

3. ວິເຄາະຜົນໄດ້ຮັບ. ການຈຳລອງທີ່ປະສົບຜົນສຳເລັດຈະສົ່ງ ແລະ ຮັບແພັກເກັດ, ແລະສະແດງ “ການສອບເສັງຜ່ານ”.
testbench ສໍາລັບການອອກແບບ example ສໍາເລັດວຽກງານດັ່ງຕໍ່ໄປນີ້:

• Instantiates F-Tile Interlaken Intel FPGA IP core.
• ພິມສະຖານະ PHY.
• ກວດສອບການຊິ້ງຂໍ້ມູນເມຕາເຟຣມ (SYNC_LOCK) ແລະຄໍາ (ບລັອກ) ຂອບເຂດ
  (WORD_LOCK).
• ລໍຖ້າໃຫ້ແຕ່ລະເລນຖືກລັອກ ແລະຈັດຮຽງ.
• ເລີ່ມສົ່ງແພັກເກັດ.
• ກວດສອບສະຖິຕິແພັກເກັດ:
  - CRC24 ຄວາມ​ຜິດ​ພາດ​
  - SOPs
  — EOPs

ຕໍ່ໄປນີ້ sample output ສະ​ແດງ​ໃຫ້​ເຫັນ​ການ​ທົດ​ສອບ simulation ສົບ​ຜົນ​ສໍາ​ເລັດ​:

ຫມາຍເຫດ: ການອອກແບບ Interlaken example simulation testbench ສົ່ງ 100 ຊອງແລະໄດ້ຮັບ 100 ຊອງ.

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດສໍາລັບໂຫມດ Interlaken Look-aside:

1.5. ການລວບລວມ ແລະກຳນົດຄ່າ Hardware Design Example

1. ຮັບປະກັນ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
2. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ເປີດໂຄງການ Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. ສຸດ ການປຸງແຕ່ງ ເມນູ, ຄລິກ ເລີ່ມການລວບລວມ.
4. ຫຼັງຈາກການລວບລວມສົບຜົນສໍາເລັດ, a .sof file ແມ່ນມີຢູ່ໃນໄດເລກະທໍລີທີ່ລະບຸໄວ້ຂອງທ່ານ.
   ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອດໍາເນີນໂຄງການຮາດແວ example ອອກແບບໃນອຸປະກອນ Intel Agilex ດ້ວຍ F-tile:
   ກ. ເຊື່ອມຕໍ່ຊຸດພັດທະນາກັບຄອມພິວເຕີແມ່ຂ່າຍ.
   ຂ. ເປີດໃຊ້ແອັບພລິເຄຊັນ Clock Control, ເຊິ່ງເປັນສ່ວນຫນຶ່ງຂອງຊຸດການພັດທະນາ. ກໍານົດຄວາມຖີ່ໃຫມ່ສໍາລັບການອອກແບບ exampຕໍ່ໄປນີ້:
   • ສຳລັບໂໝດ NRZ:
   — Si5391 (U18), OUT0: ກໍານົດເປັນຄ່າຂອງ pll_ref_clk(3) ຕໍ່ຄວາມຕ້ອງການຂອງການອອກແບບຂອງທ່ານ.
   • ສຳລັບໂໝດ PAM:
   — Si5391 (U45), OUT1: ກໍານົດເປັນຄ່າຂອງ pll_ref_clk(3) ຕໍ່ຄວາມຕ້ອງການຂອງການອອກແບບຂອງທ່ານ.
   — Si5391 (U19), OUT1: ຕັ້ງ​ຄ່າ​ຂອງ mac_pll_ref_clk(3) ຕໍ່​ຄວາມ​ຕ້ອງ​ການ​ການ​ອອກ​ແບບ​ຂອງ​ທ່ານ. ຄ. ກົດ ເຄື່ອງມື ➤ ໂປຣແກຣມເມີ ➤ ການຕິດຕັ້ງຮາດແວ.
   ງ. ເລືອກອຸປະກອນການຂຽນໂປລແກລມ. ເພີ່ມຊຸດພັດທະນາ Intel Agilex I-Series Transceiver-SoC.
   e. ຮັບປະກັນວ່າ ໂໝດ ຖືກຕັ້ງເປັນ JTAG.
   f. ເລືອກອຸປະກອນ Intel Agilex I-Series ແລະຄລິກ ເພີ່ມອຸປະກອນ. ຜູ້ຂຽນໂປລແກລມສະແດງແຜນວາດຂອງການເຊື່ອມຕໍ່ລະຫວ່າງອຸປະກອນໃນກະດານຂອງທ່ານ.
   g. ກວດເບິ່ງກ່ອງສໍາລັບ .sof.
   ຊ. ກວດເບິ່ງກ່ອງທີ່ຢູ່ໃນ ໂປຣແກມ/ກຳນົດຄ່າ ຖັນ.
   i. ກົດ ເລີ່ມ.

1.6. ການທົດສອບການອອກແບບຮາດແວ Example
ຫຼັງຈາກທີ່ທ່ານລວບລວມ F-tile Interlaken Intel FPGA IP ອອກແບບ example ແລະ configure ອຸ​ປະ​ກອນ​ຂອງ​ທ່ານ​, ທ່ານ​ສາ​ມາດ​ນໍາ​ໃຊ້ System Console ການ​ດໍາ​ເນີນ​ໂຄງ​ການ​ຫຼັກ IP ແລະ​ການ​ຈົດ​ທະ​ບຽນ​ຂອງ​ຕົນ​.

ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອເປີດ System Console ແລະທົດສອບການອອກແບບຮາດແວ example:

• ບໍ່ມີຂໍ້ຜິດພາດສໍາລັບ CRC32, CRC24, ແລະ checker.
• SOPs ແລະ EOPs ທີ່ສົ່ງຜ່ານຄວນຈະກົງກັບ SOPs ແລະ EOPs ທີ່ໄດ້ຮັບ.

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken:

ຕໍ່ໄປນີ້ sample output ສະແດງໃຫ້ເຫັນການທົດສອບທີ່ປະສົບຜົນສໍາເລັດໃນໂຫມດ Interlaken Lookaside:

 

2. ການອອກແບບ Exampລາຍລະອຽດ le

ການອອກແບບ example ສະແດງໃຫ້ເຫັນການທໍາງານຂອງຫຼັກ IP ຂອງ Interlaken.

2.1. ການອອກແບບ Example ອົງ​ປະ​ກອບ
ອະດີດample ການອອກແບບເຊື່ອມຕໍ່ລະບົບແລະໂມງອ້າງອີງ PLL ແລະອົງປະກອບອອກແບບທີ່ຕ້ອງການ. ອະດີດample ອອກແບບ configures IP core ໃນໂຫມດ loopback ພາຍໃນແລະສ້າງແພັກເກັດໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ TX core IP IP. ຫຼັກ IP ສົ່ງແພັກເກັດເຫຼົ່ານີ້ຢູ່ໃນເສັ້ນທາງ loopback ພາຍໃນໂດຍຜ່ານ transceiver.

ຫຼັງຈາກຕົວຮັບຫຼັກ IP ໄດ້ຮັບແພັກເກັດທີ່ຢູ່ໃນເສັ້ນທາງ loopback, ມັນປະມວນຜົນແພັກເກັດ Interlaken ແລະສົ່ງພວກມັນຢູ່ໃນການໂຕ້ຕອບການໂອນຂໍ້ມູນຜູ້ໃຊ້ RX. ອະດີດample ການອອກແບບກວດເບິ່ງວ່າແພັກເກັດທີ່ໄດ້ຮັບແລະການຖ່າຍທອດກົງກັນ.

ການອອກແບບ F-Tile Interlaken Intel FPGA IP example ປະ​ກອບ​ມີ​ອົງ​ປະ​ກອບ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

1. F-Tile Interlaken Intel FPGA IP core
2. Packet Generator ແລະ Packet Checker
3. F-Tile Reference and System PLL Clocks Intel FPGA IP core

2.2. ການອອກແບບ Example Flow
ການອອກແບບຮາດແວ F-Tile Interlaken Intel FPGA IP example ເຮັດສໍາເລັດຂັ້ນຕອນຕໍ່ໄປນີ້:

1. ຣີເຊັດ F-tile Interlaken Intel FPGA IP ແລະ F-Tile.
2. ປ່ອຍການຣີເຊັດໃນ Interlaken IP (ການຣີເຊັດລະບົບ) ແລະ F-tile TX (tile_tx_rst_n).
3. ຕັ້ງຄ່າ F-tile Interlaken Intel FPGA IP ໃນໂຫມດການກັບຄືນພາຍໃນ.
4. ປ່ອຍການຣີເຊັດຂອງ F-tile RX (tile_rx_rst_n).
5. ສົ່ງກະແສຂອງແພັກເກັດ Interlaken ທີ່ມີຂໍ້ມູນທີ່ກໍານົດໄວ້ລ່ວງໜ້າໃນ payload ໄປຫາສ່ວນຕິດຕໍ່ຜູ້ໃຊ້ TX ຂອງ IP core.
6. ກວດເບິ່ງຊຸດທີ່ໄດ້ຮັບແລະລາຍງານສະຖານະການ. packet checker ລວມຢູ່ໃນການອອກແບບຮາດແວ example ສະຫນອງຄວາມສາມາດໃນການກວດສອບແພັກເກັດພື້ນຖານຕໍ່ໄປນີ້:
   • ກວດເບິ່ງວ່າລຳດັບແພັກເກັດທີ່ສົ່ງຜ່ານນັ້ນຖືກຕ້ອງແລ້ວ.
   • ກວດເບິ່ງວ່າຂໍ້ມູນທີ່ໄດ້ຮັບນັ້ນກົງກັບຄ່າທີ່ຄາດໄວ້ໂດຍການຮັບປະກັນວ່າທັງການເລີ່ມຕົ້ນຂອງແພັກເກັດ (SOP) ແລະຈຸດສິ້ນສຸດຂອງແພັກເກັດ (EOP) ສອດຄ່ອງກັນໃນຂະນະທີ່ຂໍ້ມູນຖືກສົ່ງ ແລະຮັບ.

*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

2.3. ສັນຍານການໂຕ້ຕອບ
ຕາຕະລາງ 6. ການອອກແບບ Example ສັນຍານການໂຕ້ຕອບ

2.4. ລົງທະບຽນແຜນທີ່

ໝາຍເຫດ:

• ການອອກແບບ Example register address ເລີ່ມຕົ້ນດ້ວຍ 0x20** ໃນຂະນະທີ່ Interlaken IP core register address ເລີ່ມຕົ້ນດ້ວຍ 0x10**.
• ທີ່ຢູ່ລົງທະບຽນ F-tile PHY ເລີ່ມຕົ້ນດ້ວຍ 0x30** ໃນຂະນະທີ່ທີ່ຢູ່ລົງທະບຽນ F-tile FEC ເລີ່ມຕົ້ນດ້ວຍ 0x40**. ການລົງທະບຽນ FEC ແມ່ນມີຢູ່ໃນໂໝດ PAM4 ເທົ່ານັ້ນ.
• ລະຫັດການເຂົ້າເຖິງ: RO—ອ່ານເທົ່ານັ້ນ, ແລະ RW—ອ່ານ/ຂຽນ.
• ລະບົບ console ອ່ານການອອກແບບ example ລົງທະບຽນແລະລາຍງານສະຖານະການທົດສອບໃນຫນ້າຈໍ.

ຕາຕະລາງ 7. ການອອກແບບ Example ລົງທະບຽນແຜນທີ່

ຕາຕະລາງ 8. ການອອກແບບ Example ລົງທະບຽນແຜນທີ່ສໍາລັບ Interlaken Look-aside Design Example
ໃຊ້ແຜນທີ່ລົງທະບຽນນີ້ເມື່ອທ່ານສ້າງການອອກແບບ example ກັບເປີດໃຊ້ຕົວກໍານົດການຂອງ Interlaken Look-aside Mode ເປີດ.

2.5. ຣີເຊັດ
ໃນຫຼັກ IP ຂອງ F-Tile Interlaken Intel FPGA, ທ່ານລິເລີ່ມການຣີເຊັດ (reset_n=0) ແລະຄ້າງໄວ້ຈົນກວ່າຫຼັກ IP ຈະສົ່ງຄືນການຮັບຮູ້ການຣີເຊັດ (reset_ack_n=0). ຫຼັງ​ຈາກ​ການ​ຕັ້ງ​ຄ່າ​ຄືນ​ໃຫມ່​ໄດ້​ຖືກ​ລົບ​ອອກ (reset_n=1), ການ​ຮັບ​ຮູ້​ການ​ຕັ້ງ​ຄ່າ​ກັບ​ຄືນ​ໄປ​ບ່ອນ​ຂອງ​ຕົນ​ໃນ​ເບື້ອງ​ຕົ້ນ (reset_ack_n=1). ໃນການອອກແບບ example, ທະບຽນ rst_ack_sticky ຖືການຢືນຢັນການຮັບຮູ້ການຣີເຊັດ ແລະຈາກນັ້ນກະຕຸ້ນການລຶບການຣີເຊັດ (reset_n=1). ທ່ານສາມາດນໍາໃຊ້ວິທີການທາງເລືອກທີ່ເຫມາະສົມກັບຄວາມຕ້ອງການການອອກແບບຂອງທ່ານ.

ສຳຄັນ: ໃນສະຖານະການໃດກໍ່ຕາມທີ່ຈໍາເປັນຕ້ອງມີການ loopback serial ພາຍໃນ, ທ່ານຕ້ອງປ່ອຍ TX ແລະ RX ຂອງ F-tile ແຍກຕ່າງຫາກໃນຄໍາສັ່ງສະເພາະ. ເບິ່ງສະຄຣິບຄອນໂຊລະບົບສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ.

ຮູບ 7. ປັບລໍາດັບໃນໂຫມດ NRZ

ຮູບ 8. ຕັ້ງລໍາດັບໃຫມ່ໃນໂຫມດ PAM4

 

3. F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

 

4. ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ F-Tile Interlaken Intel FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

 

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຈົນເຖິງປະຈຸບັນ
ຂໍ້ມູນສະເພາະຕາມການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນ ແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ຕ້ອງແຈ້ງໃຫ້ຮູ້. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຖືກແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.

 

ອ່ານເພີ່ມເຕີມກ່ຽວກັບຄູ່ມືນີ້ ແລະດາວໂຫຼດ PDF:

ເອກະສານ / ຊັບພະຍາກອນ

intel F-Tile Interlaken FPGA IPDesign Example [pdf] ຄູ່ມືຜູ້ໃຊ້ F-Tile Interlaken FPGA IPDesign Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້