ບັນທຶກການປ່ອຍ 25G Ethernet Intel® FPGA IP
ຄູ່ມືຜູ້ໃຊ້

25G Ethernet Intel FPGA IP Release Notes (ອຸປະກອນ Intel Agilex)

ລຸ້ນ Intel® FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus® Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel FPGA IP ມີໂຄງການສະບັບໃໝ່.
ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

1.1. 25G Ethernet Intel FPGA IP v1.0.0
ຕາຕະລາງ 1. v1.0.0 2022.09.26

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
22.3	ເພີ່ມການສະຫນັບສະຫນູນສໍາລັບຄອບຄົວອຸປະກອນ Intel Agilex™ F-tile. • ຮອງຮັບອັດຕາຄວາມໄວ 25G ເທົ່ານັ້ນ. • 1588 Precision Time Protocol ບໍ່ຮອງຮັບ.	—

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO
9001:2015
ລົງທະບຽນ

25G Ethernet Intel FPGA IP Release Notes (ອຸປະກອນ Intel Stratix 10)

ຖ້າບັນທຶກການປ່ອຍບໍ່ສາມາດໃຊ້ໄດ້ສໍາລັບສະບັບ IP ສະເພາະ, IP ຈະບໍ່ມີການປ່ຽນແປງໃນຮຸ່ນນັ້ນ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບການອັບເດດ IP ອອກມາເຖິງ v18.1, ອ້າງອີງເຖິງ Intel Quartus Prime Design Suite Update Release Notes.
ລຸ້ນ Intel FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel
FPGA IP ມີໂຄງການສະບັບໃຫມ່.
ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ບັນທຶກການອັບເດດ Intel Quartus Prime Design Suite
• 25G Ethernet Intel Stratix®10 FPGA IP User Guide Archives
• 25G Ethernet Intel Stratix® 10 FPGA IP Design Example User Guide Archives
• Errata ສໍາລັບ 25G Ethernet Intel FPGA IP ໃນຖານຂໍ້ມູນຄວາມຮູ້

2.1. 25G Ethernet Intel FPGA IP v19.4.1
ຕາຕະລາງ 2. v19.4.1 2020.12.14

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
20.4	ການປັບປຸງການກວດສອບຄວາມຍາວໃນເຟຣມ VLAN: • ໃນລຸ້ນກ່ອນໜ້າຂອງ 25G Ethernet Intel FPGA IP, ຄວາມຜິດພາດຂອງກອບຂະໜາດໃຫຍ່ຖືກຢືນຢັນເມື່ອມີເງື່ອນໄຂຕໍ່ໄປນີ້: 1. VLAN ກ. ການກວດຫາ VLAN ຖືກເປີດໃຊ້. ຂ. IP ສົ່ງ/ຮັບເຟຣມທີ່ມີຄວາມຍາວເທົ່າກັບຄວາມຍາວເຟຣມ TX/RX ສູງສຸດບວກກັບ 1 ຫາ 4 octets. 2. SVLAN ກ. ການກວດຫາ SVLAN ຖືກເປີດໃຊ້ແລ້ວ. ຂ. IP ສົ່ງ/ຮັບເຟຣມທີ່ມີຄວາມຍາວເທົ່າກັບຄວາມຍາວເຟຣມ TX/RX ສູງສຸດບວກກັບ 1 ຫາ 8 octets. •ໃນສະບັບນີ້, IP ໄດ້ຖືກປັບປຸງເພື່ອແກ້ໄຂພຶດຕິກໍານີ້.	—
	ອັບເດດອິນເຕີເຟດທີ່ສ້າງແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon® ເຂົ້າເຖິງສ່ວນຕິດຕໍ່ສະຖານະ_* ເພື່ອປ້ອງກັນການໝົດເວລາຂອງໜ່ວຍຄວາມຈຳ Avalon ໃນລະຫວ່າງການອ່ານໄປຫາທີ່ຢູ່ທີ່ບໍ່ມີຢູ່: • ໃນລຸ້ນກ່ອນໜ້າຂອງ 25G Ethernet Intel FPGA IP, Avalon memory-mapped interface ຈະອ່ານຫາທີ່ຢູ່ທີ່ບໍ່ມີຢູ່ໃນສະຖານະ_* interface ຈະຢືນຢັນ status_waitrequest ຈົນກ່ວາ Avalon memorymapped master ຈະໝົດເວລາ. ດຽວນີ້ບັນຫາໄດ້ຖືກແກ້ໄຂແລ້ວບໍ່ໃຫ້ລໍຖ້າການຮ້ອງຂໍເມື່ອມີການເຂົ້າເຖິງທີ່ຢູ່ທີ່ບໍ່ມີຢູ່ແລ້ວ.	—
	ຕົວແປທີ່ເປີດໃຊ້ RS-FEC ໃນປັດຈຸບັນຮອງຮັບການສົ່ງຜ່ານ 100%.	—

2.2. 25G Ethernet Intel FPGA IP v19.4.0
ຕາຕະລາງ 3. v19.4.0 2019.12.16

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.4	rx_am_lock ການປ່ຽນແປງພຶດຕິກໍາ: • ໃນລຸ້ນກ່ອນໜ້າຂອງ 25G Ethernet Intel FPGA IP, ສັນຍານ rx_am_lock ເຮັດວຽກຄືກັນກັບ rx_block_lock ທົ່ວທຸກລຸ້ນ. • ໃນສະບັບນີ້, ສໍາລັບຕົວແປຂອງ IP ທີ່ເປີດໃຊ້ RSFEC, rx_am_lock ຕອນນີ້ຢືນຢັນເມື່ອການລັອກການຈັດຮຽງສຳເລັດແລ້ວ. ສໍາລັບຕົວແປທີ່ບໍ່ໄດ້ເປີດໃຊ້ RSFEC, rx_am_lock ຍັງຄົງເຮັດວຽກຄືກັນກັບ rx_block_lock.	ສັນຍານການໂຕ້ຕອບ, rx_am_lock, ປະຕິບັດຕົວແຕກຕ່າງຈາກລຸ້ນທີ່ຜ່ານມາສໍາລັບຕົວແປທີ່ເປີດໃຊ້ RSFEC.
	ອັບເດດຊຸດເລີ່ມຕົ້ນ RX MAC: • ໃນລຸ້ນກ່ອນໜ້າ, RX MAC ພຽງແຕ່ກວດເບິ່ງຕົວອັກສອນ START ເພື່ອກຳນົດຈຸດເລີ່ມຕົ້ນຂອງແພັກເກັດ. • ໃນເວີຊັ່ນນີ້, RX MAC ຕອນນີ້ຈະກວດສອບແພັກເກັດທີ່ເຂົ້າມາສຳລັບ Start of Frame Delimiter (SFD), ນອກເຫນືອຈາກຕົວອັກສອນ START ຕາມຄ່າເລີ່ມຕົ້ນ. • ຖ້າເປີດການນຳໃຊ້ preamble pass-through mode, MAC ຈະກວດສອບສະເພາະຕົວອັກສອນ START ເພື່ອອະນຸຍາດໃຫ້ໃຊ້ preamble ແບບກຳນົດເອງ.	—
	ເພີ່ມການລົງທະບຽນໃໝ່ເພື່ອເປີດໃຊ້ການກວດສອບເບື້ອງຕົ້ນ: •ໃນການລົງທະບຽນ RX MAC, ທະບຽນທີ່ offset 0x50A [4] ສາມາດຂຽນເປັນ 1 ເພື່ອເປີດໃຊ້ການກວດສອບ preamble. ການລົງທະບຽນນີ້ແມ່ນ "ບໍ່ສົນໃຈ" ເມື່ອ preamble pass-through ຖືກເປີດໃຊ້.	—

2.3. 25G Ethernet Intel FPGA IP v19.3.0
ຕາຕະລາງ 4. v19.3.0 2019.09.30

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.3	ສຳລັບຕົວແປຂອງ MAC+PCS+PMA, ຊື່ໂມດູນ wrapper transceiver ໄດ້ຖືກສ້າງແບບເຄື່ອນໄຫວແລ້ວ. ນີ້ປ້ອງກັນການຂັດກັນຂອງໂມດູນທີ່ບໍ່ຕ້ອງການຖ້າຫຼາຍໆຕົວຢ່າງຂອງ IP ຖືກໃຊ້ຢູ່ໃນລະບົບ.	—

2.4. 25G Ethernet Intel FPGA IP v19.2.0
ຕາຕະລາງ 5. v19.2.0 2019.07.01

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.2	ການອອກແບບ Example ສໍາລັບ 25G Ethernet Intel FPGA IP: • ອັບເດດຕົວເລືອກຊຸດການພັດທະນາເປົ້າໝາຍສຳລັບອຸປະກອນ Intel Stratix® 10 ຈາກ Intel Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit ໄປເປັນ Intel Stratix 10 10 GX Signal Integrity L-Tile (ການຜະລິດ) ຊຸດພັດທະນາ.	—

2.5. 25G Ethernet Intel FPGA IP v19.1
ຕາຕະລາງ 6. v19.1 ເມສາ 2019

ລາຍລະອຽດ	ຜົນກະທົບ
ເພີ່ມຄຸນສົມບັດໃໝ່—ໂໝດການປັບຕົວສຳລັບ RX PMA Adaptation: • ເພີ່ມພາລາມິເຕີໃໝ່—ເປີດໃຊ້ການປັບຕົວອັດຕະໂນມັດສຳລັບໂໝດ RX PMA CTLE/DFE.	ການປ່ຽນແປງເຫຼົ່ານີ້ແມ່ນທາງເລືອກ. ຖ້າທ່ານບໍ່ຍົກລະດັບຫຼັກ IP ຂອງທ່ານ, ມັນບໍ່ມີຄຸນສົມບັດໃຫມ່ນີ້.
ປ່ຽນຊື່ພາລາມິເຕີ Enable Altera Debug Master Endpoint (ADME) ເພື່ອເປີດໃຊ້ Native PHY Debug Master Endpoint (NPDME) ຕາມການປ່ຽນຊື່ຂອງ Intel ໃນຊອບແວ Intel Quartus Prime Pro Edition. ຊອບແວ Intel Quartus Prime Standard Edition ຍັງໃຊ້ Enable Altera Debug Master Endpoint (ADME).	—

2.6. 25G Ethernet Intel FPGA IP v18.1
ຕາຕະລາງ 7. ສະບັບ 18.1 ກັນຍາ 2018

ລາຍລະອຽດ	ຜົນກະທົບ
ເພີ່ມຄຸນສົມບັດໃໝ່—ເລືອກ PMA: • ເພີ່ມພາລາມິເຕີໃໝ່—ຕົວແປຫຼັກ.	ການປ່ຽນແປງເຫຼົ່ານີ້ແມ່ນທາງເລືອກ. ຖ້າທ່ານບໍ່ຍົກລະດັບຫຼັກ IP ຂອງທ່ານ, ມັນບໍ່ມີຄຸນສົມບັດໃຫມ່ເຫຼົ່ານີ້.
• ເພີ່ມສັນຍານໃໝ່ສຳລັບ 1588 Precision Time Protocol Interface—latency_sclk.
ການອອກແບບ Example ສໍາລັບ 25G Ethernet Intel FPGA IP: ປ່ຽນຊື່ທາງເລືອກຊຸດການພັດທະນາເປົ້າໝາຍສຳລັບອຸປະກອນ Intel Stratix 10 ຈາກຊຸດພັດທະນາ Stratix 10 GX FPGA ໄປເປັນ Stratix 10 L-Tile GX Transceiver Signal Integrity Development Kit.	—

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
• 25G Ethernet Intel Stratix 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
• Errata ສໍາລັບ 25G Ethernet IP core ໃນຖານຂໍ້ມູນຄວາມຮູ້

2.7. 25G Ethernet Intel FPGA IP v18.0
ຕາຕະລາງ 8. ສະບັບ 18.0 ພຶດສະພາ 2018

ລາຍລະອຽດ	ຜົນກະທົບ
ລຸ້ນທຳອິດສຳລັບອຸປະກອນ Intel Stratix 10.	—

2.8. 25G Ethernet Intel Stratix 10 FPGA IP User Guide Archives
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime	ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
20.3	19.4.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
20.1	19.4.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
19.4	19.4.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
19.3	19.3.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
19.2	19.2.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
19.1	19.1	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
18.1	18.1	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP
18.0	18.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Stratix 10 FPGA IP

2.9. 25G Ethernet Intel Stratix 10 FPGA IP Design Example User Guide Archives
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime	ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
19.1	19.1	25G Ethernet Intel Stratix 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
18.1	18.1	25G Ethernet Intel Stratix 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
18.0	18.0	25G Ethernet Intel Stratix 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

25G Ethernet Intel FPGA IP Release Notes (ອຸປະກອນ Intel Arria 10)

ຖ້າບັນທຶກການປ່ອຍບໍ່ສາມາດໃຊ້ໄດ້ສໍາລັບສະບັບ IP ສະເພາະ, IP ຈະບໍ່ມີການປ່ຽນແປງໃນຮຸ່ນນັ້ນ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບການອັບເດດ IP ອອກມາເຖິງ v18.1, ອ້າງອີງເຖິງ Intel Quartus Prime Design Suite Update Release Notes.
ລຸ້ນ Intel FPGA IP ກົງກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ຈົນຮອດ v19.1. ເລີ່ມຕົ້ນໃນຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2, Intel FPGA IP ມີໂຄງການສະບັບໃໝ່.
ໝາຍເລກ Intel FPGA IP version (XYZ) ສາມາດປ່ຽນແປງໄດ້ກັບແຕ່ລະລຸ້ນຊອບແວ Intel Quartus Prime. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ບັນທຶກການອັບເດດ Intel Quartus Prime Design Suite
• ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Arria® 10 FPGA IP
• 25G Ethernet Intel Arria® 10 FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
• Errata ສໍາລັບ 25G Ethernet Intel FPGA IP ໃນຖານຂໍ້ມູນຄວາມຮູ້

3.1. 25G Ethernet Intel FPGA IP v19.4.1
ຕາຕະລາງ 9. v19.4.1 2020.12.14

Intel Quartus ສະບັບຕົ້ນ	ລາຍລະອຽດ	ຜົນກະທົບ
20.4	ການປັບປຸງການກວດສອບຄວາມຍາວໃນເຟຣມ VLAN: • ໃນລຸ້ນກ່ອນໜ້າຂອງ 25G Ethernet Intel FPGA IP, ຄວາມຜິດພາດຂອງກອບຂະໜາດໃຫຍ່ຖືກຢືນຢັນເມື່ອມີເງື່ອນໄຂຕໍ່ໄປນີ້: 1. VLAN ກ. ການກວດຫາ VLAN ຖືກເປີດໃຊ້. ຂ. IP ສົ່ງ/ຮັບເຟຣມທີ່ມີຄວາມຍາວເທົ່າກັບຄວາມຍາວເຟຣມ TX/RX ສູງສຸດບວກກັບ 1 ຫາ 4 octets. 2. SVLAN ກ. ການກວດຫາ SVLAN ຖືກເປີດໃຊ້ແລ້ວ. ຂ. IP ສົ່ງ/ຮັບເຟຣມທີ່ມີຄວາມຍາວເທົ່າກັບຄວາມຍາວເຟຣມ TX/RX ສູງສຸດບວກກັບ 1 ຫາ 8 octets. •ໃນສະບັບນີ້, IP ໄດ້ຖືກປັບປຸງເພື່ອແກ້ໄຂພຶດຕິກໍານີ້.	—
	ອັບເດດອິນເຕີເຟດທີ່ສ້າງແຜນທີ່ດ້ວຍໜ່ວຍຄວາມຈຳ Avalon ເຂົ້າເຖິງສ່ວນຕິດຕໍ່ສະຖານະ_* ເພື່ອປ້ອງກັນການໝົດເວລາຂອງໜ່ວຍຄວາມຈຳ Avalon ໃນລະຫວ່າງການອ່ານໄປຫາທີ່ຢູ່ທີ່ບໍ່ມີຢູ່: • IP ໄດ້ຖືກປັບປຸງເພື່ອຍົກເລີກການຮ້ອງຂໍ waitrequest ເມື່ອທີ່ຢູ່ທີ່ບໍ່ມີຢູ່ນັ້ນຖືກເຂົ້າເຖິງຢູ່ໃນການໂຕ້ຕອບ status_*.

3.2. 25G Ethernet Intel FPGA IP v19.4.0
ຕາຕະລາງ 10. v19.4.0 2019.12.16

ລຸ້ນ Intel Quartus Prime	ລາຍລະອຽດ	ຜົນກະທົບ
19.4	rx_am_lock ການປ່ຽນແປງພຶດຕິກໍາ: • ໃນລຸ້ນກ່ອນໜ້າຂອງ 25G Ethernet Intel FPGA IP, ສັນຍານ rx_am_lock ເຮັດວຽກຄືກັນກັບ rx_block_lock ທົ່ວທຸກລຸ້ນ. • ໃນສະບັບນີ້, ສໍາລັບຕົວແປຂອງ IP ທີ່ເປີດໃຊ້ RSFEC, rx_am_lock ຕອນນີ້ຢືນຢັນເມື່ອການລັອກການຈັດຮຽງສຳເລັດແລ້ວ. ສໍາລັບຕົວແປທີ່ບໍ່ໄດ້ເປີດໃຊ້ RSFEC, rx_am_lock ຍັງຄົງເຮັດວຽກຄືກັນກັບ rx_block_lock.	ສັນຍານການໂຕ້ຕອບ, rx_am_lock, ປະຕິບັດຕົວແຕກຕ່າງຈາກລຸ້ນທີ່ຜ່ານມາສໍາລັບຕົວແປທີ່ເປີດໃຊ້ RSFEC.
	ອັບເດດຊຸດເລີ່ມຕົ້ນ RX MAC: • ໃນລຸ້ນກ່ອນໜ້າ, RX MAC ພຽງແຕ່ກວດເບິ່ງຕົວອັກສອນ START ເພື່ອກຳນົດຈຸດເລີ່ມຕົ້ນຂອງແພັກເກັດ. • ໃນເວີຊັ່ນນີ້, RX MAC ຕອນນີ້ຈະກວດສອບແພັກເກັດທີ່ເຂົ້າມາສຳລັບ Start of Frame Delimiter (SFD), ນອກເຫນືອຈາກຕົວອັກສອນ START ຕາມຄ່າເລີ່ມຕົ້ນ. • ຖ້າເປີດການນຳໃຊ້ preamble pass-through mode, MAC ຈະກວດສອບສະເພາະຕົວອັກສອນ START ເພື່ອອະນຸຍາດໃຫ້ໃຊ້ preamble ແບບກຳນົດເອງ.	—
	ເພີ່ມການລົງທະບຽນໃໝ່ເພື່ອເປີດໃຊ້ການກວດສອບເບື້ອງຕົ້ນ: •ໃນການລົງທະບຽນ RX MAC, ທະບຽນທີ່ offset 0x50A [4] ສາມາດຂຽນເປັນ 1 ເພື່ອເປີດໃຊ້ການກວດສອບ preamble. ການລົງທະບຽນນີ້ແມ່ນ "ບໍ່ສົນໃຈ" ເມື່ອ preamble pass-through ຖືກເປີດໃຊ້.	—

3.3. 25G Ethernet Intel FPGA IP v19.1
ຕາຕະລາງ 11. v19.1 ເມສາ 2019

ລາຍລະອຽດ	ຜົນກະທົບ
ປ່ຽນຊື່ພາລາມິເຕີ Enable Altera Debug Master Endpoint (ADME) ເພື່ອເປີດໃຊ້ Native PHY Debug Master Endpoint (NPDME) ຕາມການປ່ຽນຊື່ຂອງ Intel ໃນຊອບແວ Intel Quartus Prime Pro Edition. ຊອບແວ Intel Quartus Prime Standard Edition ຍັງໃຊ້ Enable Altera Debug Master Endpoint (ADME).	—

3.4. 25G Ethernet IP Core v17.0
ຕາຕະລາງ 12. ສະບັບ 17.0 ພຶດສະພາ 2017

ລາຍລະອຽດ	ຜົນກະທົບ
ເພີ່ມຄຸນສົມບັດເງົາສໍາລັບການອ່ານສະຖິຕິສະຖິຕິ. • ໃນການລົງທະບຽນສະຖິຕິ TX, ປ່ຽນແທນການລົງທະບຽນ CLEAR_TX_STATS ທີ່ຊົດເຊີຍ 0x845 ດ້ວຍທະບຽນ CNTR_TX_CONFIG ໃໝ່. ການລົງທະບຽນໃຫມ່ເພີ່ມຄໍາຮ້ອງຂໍ shadow ແລະ parity-error clear bit to the bit that clears all TX statistics registers. ເພີ່ມການລົງທະບຽນ CNTR_RX_STATUS ໃໝ່ຢູ່ທີ່ offset 0x846, ເຊິ່ງລວມມີບິດ parity-error ແລະ bit ສະຖານະສຳລັບການຮ້ອງຂໍເງົາ. • ໃນການລົງທະບຽນສະຖິຕິ RX, ແທນທີ່ການລົງທະບຽນ CLEAR_RX_STATS ທີ່ຊົດເຊີຍ 0x945 ດ້ວຍການລົງທະບຽນ CNTR_RX_CONFIG ໃໝ່. ການລົງທະບຽນໃໝ່ຈະເພີ່ມຄຳຮ້ອງຂໍເງົາ ແລະຄວາມຜິດພາດພຽງໜ້ອຍໜຶ່ງທີ່ຈະແຈ້ງໃຫ້ກັບບິດ. ທີ່ລຶບລ້າງສະຖິຕິ TX ທັງໝົດ. ເພີ່ມທະບຽນ CNTR_TX_STATUS ໃໝ່ຢູ່ທີ່ offset 0x946, ເຊິ່ງລວມມີ bit parity-error ແລະ bit ສະຖານະສໍາລັບການຮ້ອງຂໍ shadow.	ຄຸນສົມບັດໃໝ່ນີ້ຮອງຮັບການປັບປຸງຄວາມໜ້າເຊື່ອຖືໃນການອ່ານສະຖິຕິ. ເພື່ອອ່ານສະຖິຕິສະຖິຕິ, ທໍາອິດໃຫ້ຕັ້ງຄໍາຮ້ອງຂໍ shadow ສໍາລັບຊຸດຂອງທະບຽນນັ້ນ (RX ຫຼື TX), ແລະຫຼັງຈາກນັ້ນອ່ານຈາກຮູບພາບຂອງການລົງທະບຽນ. ຄ່າການອ່ານຢຸດການເພີ່ມຂຶ້ນໃນຂະນະທີ່ຄຸນສົມບັດເງົາມີຜົນ, ແຕ່ຕົວນັບທີ່ຕິດພັນສືບຕໍ່ເພີ່ມຂຶ້ນ. ຫຼັງ​ຈາກ​ທີ່​ທ່ານ​ຣີ​ເຊັດ​ຄໍາ​ຮ້ອງ​ສະ​ຫມັກ​, ຕົວ​ນັບ​ໄດ້​ສືບ​ຕໍ່​ສະ​ສົມ​ຄ່າ​ຂອງ​ເຂົາ​ເຈົ້າ​. ນອກຈາກນັ້ນ, ຊ່ອງລົງທະບຽນໃຫມ່ປະກອບມີສະຖານະ parityerror ແລະ bits ທີ່ຈະແຈ້ງ.
ແກ້ໄຂຮູບແບບເຄື່ອງໝາຍການຈັດຮຽງ RS-FEC ເພື່ອໃຫ້ສອດຄ່ອງກັບຂໍ້ 108 ທີ່ເປັນຂໍ້ສຸດທ້າຍຂອງ IEEE 802.3by ສະເພາະ. ກ່ອນຫນ້ານີ້, ຄຸນສົມບັດ RS-FEC ໄດ້ປະຕິບັດຕາມຕາຕະລາງ 25G/50G Consortium 3, ກ່ອນ IEEE ການສະຫລຸບສະເພາະ.	ດຽວນີ້ RX RS-FEC ກວດພົບ ແລະລັອກທັງເຄື່ອງໝາຍການຈັດຮຽງແບບເກົ່າ ແລະໃໝ່, ແຕ່ TX RS-FEC ສ້າງຮູບແບບເຄື່ອງໝາຍການຈັດຮຽງ IEEE ໃໝ່ເທົ່ານັ້ນ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet IP Core
• Errata ສໍາລັບ 25G Ethernet IP core ໃນຖານຂໍ້ມູນຄວາມຮູ້

3.5. 25G Ethernet IP Core v16.1
ຕາຕະລາງ 13. ສະບັບ 16.1 ຕຸລາ 2016

ລາຍລະອຽດ	ຜົນກະທົບ
ການປ່ອຍເບື້ອງຕົ້ນໃນ Intel FPGA IP Library.	—

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet IP Core
• Errata ສໍາລັບ 25G Ethernet IP core ໃນຖານຂໍ້ມູນຄວາມຮູ້

3.6. 25G Ethernet Intel Arria® 10 FPGA IP User Guide Archive
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ຄູ່ມືຜູ້ໃຊ້
20.3	19.4.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Arria® 10 FPGA IP
19.4	19.4.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Arria 10 FPGA IP
17.0	17.0	ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel Arria 10 FPGA IP

3.7. 25G Ethernet Intel Arria 10 FPGA IP Design Exampຜູ້ໃຊ້ ປື້ມຄູ່ມື
ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່.
ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ລຸ້ນ Intel Quartus Prime	ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
16.1	16.1	ການອອກແບບອີເທີເນັດ 25G Example ຄູ່ມືຜູ້ໃຊ້

ບັນທຶກການປ່ອຍ 25G Ethernet Intel® FPGA IP
Online Version
ສົ່ງຄຳຕິຊົມ
ID: 683067
ລຸ້ນ: 2022.09.26

ເອກະສານ / ຊັບພະຍາກອນ

intel 25G Ethernet Intel FPGA IP [pdf] ຄູ່ມືຜູ້ໃຊ້ 25G Ethernet Intel FPGA IP, Ethernet Intel FPGA IP, Intel FPGA IP, FPGA IP, IP

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້